闪存错误特征感知的低密度奇偶校验码优化方法研究

发布时间：2020-08-19 16:36

【摘要】：随着闪存制程工艺的提升、多比特技术的使用和3D堆叠技术的发展,闪存单元存储密度和容量得到提升,但是数据存储可靠性却遭受威胁。为了保证数据存储可靠性,低密度奇偶校验(Low-Density Parity-Check,LDPC)码凭借较高的纠错能力得到广泛应用。尤其随着3D堆叠闪存的普及,LDPC码已成为保证数据存储可靠性的有效技术手段。然而,随着误码率的增加,直接使用传统的LDPC码会增加闪存的读延迟。一方面,因为LDPC软判决译码特性,译码初始阶段需要使用多个采样电平获取软判决似然比信息,增加了采样和传输延迟。另一方面,因为高的译码复杂度,频繁迭代更新软判决似然比信息,增加了译码迭代延迟。如何研究高效的LDPC纠错码算法成为当前的研究热点。针对译码迭代延迟问题,分析闪存存储信道噪声干扰模型,围绕着编程干扰错误为主的应用特征,提出编程干扰错误特征感知的LDPC译码优化算法PEAL,将编程干扰数值相关性特征转化为外部LDPC译码软判决似然比信息,融入译码判决过程,提升译码判决维度和似然信息更新精度,降低译码迭代延迟。仿真结果显示,与传统的标准最小和译码算法相比,当信息长度为2KB和原始比特错误率为11.5?10~(-3)时,LDPC译码循环数量降低69.37%,收敛速度提升2.5倍。围绕着保存错误特征为主的应用,提出保存错误特征感知的协同纠错策略CooECC,将保存错误引起的阈值电压漂移特征和最低有效比特页的译码结果相融合,优化最高有效比特页的初始软判决信息,提升初始软判决信息的精度,降低译码循环数量和迭代延迟。仿真结果显示,与传统的标准最小和译码算法相比,当信息长度分别为2KB和4KB,原始比特错误率为8.0?10~(-3)时,译码迭代延迟分别降低87%和84%。针对数据采样和传输延迟问题,提出原始比特错误率感知的采样电平施加方法。利用3D堆叠浮栅(Floating Gate,FG)型MLC闪存单元阈值电压分布特征引起的原始比特错误率的变化,在相邻的阈值电压分布之间动态施加具有不同数量和区间长度的采样电平,保证LDPC纠错性能的前提下,减少采样电平的使用数量,降低采样和传输延迟,提升闪存存储系统读性能。仿真结果显示,低页和高页的平均读响应延迟降低25.5%和20.4%。提出电荷俘获(Charge Trap,CT)型闪存错误特征感知的软判决译码优化方案。首先基于实际的FPGA测试平台对3D堆叠CT型TLC闪存错误进行测试和数据分析,获取3D堆叠CT型TLC闪存的错误特征,获取纠错编码初始化软判决信息;其次将优化后的软判决信息融入变量节点信息更新过程和译码判决过程,提高译码软判决信息更新精度和译码判决可靠性,降低译码循环数量和提升闪存系统读性能。仿真结果显示,当信息长度为2KB,原始比特错误率为1.8?10~(-2)时,译码循环数量和系统读响应延迟分别降低34.9%和14%。综上所述,闪存错误特征感知的LDPC纠错码优化方法丰富了闪存存储系统纠错码的研究理论,为闪存容量的进一步提升提供有力保障。
【学位授予单位】：华中科技大学
【学位级别】：博士
【学位授予年份】：2019
【分类号】：TP333
【图文】：

数据布局,译码,策略

华中科技大学博士学位论文 kjijijjkjcPbckbbcbkbcBIIEICI()\11（25）如果比特向量 (,,...,,)1 2n1nBbbbb 满足译码终止条件 0TBH或k 比特向量 B ，否则，令 k k 1，转到（2）继续译码迭代循环操作，终止条件。数据布局策略了实现编程干扰错误特征感知的 LDPC 译码方法，本节研究数据布局数据布局策略造成 MSB 页和 LSB 页具有不平衡的 RBER。 RBER 译码读性能的直接原因。调整数据布局之后，RBER 能够平均分布在每从而平衡译码循环数量。

比特错,信噪比,译码,布局策略

1）使用数据布局策略后的 RBER 和译码循环数量变化：如 2.3.2 节所述，如果将两个码字分别存在闪存LSB和MSB页中，当受到噪音干扰时，则导致不平衡的RBER。图2.4显示了闪存LSB和MSB页原始比特错误率的变化情况，其中S/N表示信噪比。图 2.4 原始比特错误率随信噪比的变化图 2.4 显示，LSB 页中的 RBER 高于 MSB 页中的 RBER，并且当使用数据布局策略后，RBER 平均分布在两个码字中。在译码期间，MSB 页中的数据首先被读出译码，需要花费较少的译码循环数量。反之，由于 LSB 页具有较高的 RBER

译码,比特错,循环数,信息长度

图 2.6 平均译码循环数量随着原始比特错误率的变化显示，相比具有 2KB 和 4KB 信息长度的 NMS 译码算法需要较少的译码循环数量。当信息长度为 2KB 时，在较好的译码性能。当 RBER 达到311.510 ，降低 69.37编程干扰导致明显的数值相关性。然而，在较低的 RBE势，因为在闪存使用早期阶段具有较低的编程干扰错误PEAL 不仅显示了优异的译码性能，而且导致较低的译码当使用 PEAL 时，译码循环随着 RBER 平缓增加。当 R无论是 2KB 还是 4KB，NMS 译码算法不再能够纠正比到保证，并引起较高的译码循环数量。PEAL译码纠错性能，译码失败后的比特错误率被统计，4KB 的信息长度，与 NMS 译码算法相比，PEAL 导致较ER 的平缓增加而增加。

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