片上处理器阵列容错重构技术

发布时间：2020-08-22 19:01

【摘要】：急剧增长的芯片集成密度使得多处理器系统在制造或者系统运行过程中发生故障的可能性大大增加。为提高系统可靠性,本文针对已有工作不足之处,研究了在包含故障单元的二维、三维处理器阵列上构造无故障逻辑子阵列的问题,主要研究内容和创新点包括以下几方面。第一、本文研究了二维、三维处理器阵列容错机制问题。与现存方法不同,本文全面地考虑了阵列中存在的处理器故障、连线故障和拓扑开关故障,分别设计了二维、三维阵列上的增强型容错模型。本文在增强型容错模型上,将拓扑开关故障转化为连线故障,之后对连线故障分类处理。第二、本文研究了最大无故障逻辑阵列的构造问题。首先证明了容错重构问题是NP难解的,之后着重研究了特定约束条件下的重构问题。本文分析了传统选路模式的不足,设计了更加灵活的列选路模式及面选路模式来辅助重构过程,消除了补偿距离的约束,大大提高了构造无故障逻辑阵列的效率。本文设计了高效重构算法,在给定的约束条件下,能够分别获得二维、三维最大逻辑阵列,并给出了证明。第三、本文研究了利用并行技术来加速容错重构的问题。设计了两种集中式并行重构方法:多线程算法利用多个线程并行地构造各个逻辑列,而基于分治策略的并行方法则是并行地构造每一个逻辑列。本文还设计了两种分布式并行重构方法,能够依靠阵列自身的处理器单元来实现阵列的重构。第四、本文研究了紧致逻辑阵列的构造问题,即阵列互连网络冗余最小化问题。首先证明了互连网络冗余的最小化问题是NP难解问题,之后设计算法来构造特定规模的紧致阵列,以及最大规模的紧致阵列。为衡量所提出方法的性能,本文研究了二维、三维逻辑阵列的互连网络长度的下界。实验结果表明所构造阵列与所计算下界较为接近,说明二者都接近于最优解。
【学位授予单位】：天津大学
【学位级别】：博士
【学位授予年份】：2014
【分类号】：TP332


本文编号：2801029