高性能DSP关键电路及EDA技术研究

发布时间：2020-08-25 20:45

【摘要】： 数字信号处理器(Digital Signal Processor:DSP)是一种专用于数字信号处理的嵌入式处理器,拥有强大的运算能力。在无线通信、多媒体、便携式数字终端、医疗设备、计算机网络、雷达和精确制导武器等领域有广泛应用。改进电路设计是提高DSP性能的有效方法,改进电路设计包括采用先进的电路技术和先进的电路设计方法,而EDA技术是设计方法中非常关键的一个要素。本文以600MHz YHFT-DSP/MHM数据通路的设计为背景,从关键电路和EDA技术两个方面入手,对高性能DSP的电路设计技术进行了深入研究,并取得了以下成果: 1.为了降低动态电路的功耗,避免或减少同步开销,提出了有限动态电路设计方法。阐述了有限动态电路设计方法的基本思想,结合一个32位加法器环路的设计,系统介绍了有限动态电路设计方法的关键技术:动态电路的选择与设计,时钟设计,延迟预充技术,双态电路和抗噪声设计方法。实验结果表明:有限动态电路的速度略优于完全动态电路,功耗降低了52.78%。 2.针对13读/9写寄存器文件的设计,提出了端口复用技术,将寄存器单元端口的数目和译码器的数目均减少了7个,并完成了与端口复用相关电路的设计。提出了沟道增长Dual-Vt位线技术,通过增加Dual-Vt位线结构中高阈值器件的栅长,获得了更快的速度,并改善了电路的噪声特性。实验结果表明,在90nm工艺中,沟道增长Dual-Vt位线结构的主要指标均优于伪静态位线结构,与LBSF位线结构相比功耗降低了28.5%,漏电流降低了99.78%,面积增加了9.5%。 3.基于二位Booth乘法,提出了16位混合乘法器的算法。与同类型研究相比部分积减少了6个,面积、延时和功耗的改善均超过了20%。在180nm工艺下完成了乘法器的全定制设计优化和测试芯片的设计,提出并实现了一种通用、灵活、低成本的模块级电路测试方案。测试结果表明,芯片的工作频率在SIMD模式下高于475.2 MHz,在普通模式下介于404.8MHz和475.2MHz之间。 4.完成了全定制电路功能模型提取关键算法的研究,实现了一个功能模型提取工具TranSpirit。实验结果表明TranSpirit具有很高的效率,能够满足模块级全定制设计功能验证的要求。 5.阐述了晶体管级混合时序分析方法的基本思想和流程,提出了考虑MIS效应的最大延时和最小延时测试波形生成算法,实现了一个晶体管级混合时序分析工具SpiceTime。与Hspice相比,SpiceTime具有更高的分析效率,而且最大延时的误差不超过2.89%,最小延时的误差不超过7%。 6.研究了有限动态电路时序验证方法。基于四事件周期模型,研究并总结了HI-CMOS、LO-CMOS、NTP动态门和N-C~2MOS锁存器正确工作所需要满足的时序约束;率先将混合时序分析方法应用于动态电路的延时计算,提出了动态门延时测试波形的生成算法。有限动态电路的时序验证方法已经在SpiceTime中得到了实现,并且应用于32位加法器环路的设计验证。该方法提高了设计效率,帮助发现了设计中存在的问题。如果不考虑伪路径的影响,求值方向和预充方向延时的最大误差分别为3.62%和8.26%。 本文的研究为YHFF-DSP/MHM数据通路的设计提供了可行的设计方案,为进一步研究如何提高DSP的电路设计技术奠定了坚实的基础。
【学位授予单位】：国防科学技术大学
【学位级别】：博士
【学位授予年份】：2007
【分类号】：TP368.11
【图文】：

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图1.3OMAP的带二极管的RAM电路制设计技术将变得更加重要。斯坦福大学的WiiliamJ.Dall2000年DAc会议上发表文章，对AsIC芯片中全定制设计的研究表明通过布局规划、关键线网的预先布线、数据通路的瓦设计，可以极大提高ASIC设计的性能。他们以一个64位数据同设计方法的版图进行了比较，如图1.4所示。这四种设计单元的自动布局布线(a)、位片堆叠(b)、定制单元(c)和全定制计的性能参数作了对比。该实验说明通过定制设计努力，可他们于2005年在DAC会议上发表的研究成果认为，通过全定设计的功耗降低3一10倍[2’1。戮

本文编号：2804178