通用CPU架构的8051指令集嵌入式微处理器设计与验证

发布时间：2020-08-29 08:46

　　首先,介绍本课题所设计的微处理器的研究背景及技术路线,即保持对经典8051指令集后向兼容的前提下,通过重新进行微体系结构设计为突破口来提高系统性能。然后,介绍指令流水线的结构设计,包括两路超标量结构,分支预测以及动态执行。随后,阐述整数运算单元,逻辑和位寻址运算单元,访存部件和分支部件的设计。接着,阐明基于分页虚拟地址的存储管理部件的设计,并给出验证方法及性能评测。本课题设计的嵌入式微处理器经历如下阶段:完成设计及验证策略文档,编写RTL代码,代码检查,RTL仿真,FPGA验证,最后进行门级仿真。文中给出了设计BUG收敛的累计过程,显示本课题所设计的微处理器的设计验证中设计BUG收敛迅速,在RTL仿真前已排除大部分严重错误,FPGA验证前已排除全部严重BUG和99%其它BUG。最后使用富士通微电子90nm工艺一次流片成功并成功量产。测试表明,在相同工作时钟频率下,运行成熟商用系统软件的效率可达经典8051的30倍以上,最高指令吞吐率每时钟周期两条指令,说明本课题所设计的微处理器技术路线选择正确,流水线效率高,高速缓存容量足够。同时指出,由于未实现三级存储体系和数据高速缓存,本处理器工作在100MHz以上性能的提升会受限。另外,在验证中使用配置约束的自动生成随机指令序列的方面也还需加强。
【学位单位】：电子科技大学
【学位级别】：硕士
【学位年份】：2010
【中图分类】：TP332

【参考文献】