基于时间交替采样结构的高速ADC系统

发布时间：2020-08-29 11:55

　　随着数字通信技术的不断发展,在许多应用中要求使用高速数据采集系统。虽然近几年单片ADC的速度有了很大提高,但是仍然难以在高速度的同时做到高精度。这是被现阶段的模拟器件制造工艺所限制的,要想实时地实现突破这个瓶颈,唯一的方法就是并行多通道技术[1]。也称为时间交替(Time-interleaved)模式,即前端并行逐次采样后端串行多路复用。时间交替采样技术是唯一的对输入信号没有限制的实时采样技术,可以突破AD转换器以及相关器件工作速度的限制,得到超高速数据采集系统。然而,由于时间交替采样技术依赖于各子通道间的精确配合,这种技术不可避免地存在固有误差。那就是各通道ADC之间的增益和偏置难以做到严格的一致,各通道间的采样时钟相位延时也难以做到准确无偏。这样,由于各通道间无法做到严格匹配,会给采样后的信号带来失真。由于这些误差的存在,使得硬件上低成本实现时间交替采样技术的可能性微乎其微,如何使用软件方法在采样后矫正所得的失真数据是本文的研究重点之一。本文介绍了一种基于时间交替采样技术的高速ADC系统,整个系统采用全数字方式实现时间交替采样技术,结构灵活多变。其最高采样率可达1GSPS,采样精度为8位,使用PLL和时钟分配芯片为4块8位250MSPS的ADC提供采样时钟,使用FPGA+DSP的后端处理系统对采样得到的数据进行分析和矫正,矫正后的有效位数达到6.5位以上。在本项目中,本人设计和调试了系统硬件,对采样后数据的误差在时域和频域上进行了分析,在Matlab上研究了在时域上进行误差矫正的算法,并最终在DSP上实现了采样误差矫正,同时对本采样系统的一些指标进行了评估。
【学位单位】：电子科技大学
【学位级别】：硕士
【学位年份】：2007
【中图分类】：TP274.2;TP335
【部分图文】：

原理框图

图 1-1 AD12401(左)和 AD12500(右)的原理框图我们可以看到，在这两块 AD 中，不仅有关键的精确时钟产生电路，精确参考电压模块，并行 AD 模块，同时还有相当于 VirtexII 级别的 FPGA 实现 AFB 从而来进行误差校正。1.2 项目内容在上述背景下，本项目将首先设计出基于时间交替采样技术的高速数据采集和处理系统；并基于该系统分析时间交替采样中各通道间的匹配误差对采样后数据在时域和频域上的影响；提出误差矫正算法并在 MATLAB 上仿真；将该算法在DSP 上实现并对整个系统进行指标测试。本项目在设计时，模拟部分采用 PLL 和时钟分配芯片为 4 块 8 位 250MSPS 的ADC 提供采样时钟，数字部分采用 FPGA 和 DSP 级联的硬件处理架构。这种体系结构的优点是：采样时钟的组成方式灵活多变，使得我们能够利用本系统组成多种采样和处理平台；同时后端的 FPGA 提供了强大的数据缓存和重组合能力。利

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时间交替采样技术，也叫做并行多通道采样技术，它的目标是通过时域上M个ADC的交替工作来达到单块ADC采样的效果，速度也达到原来单块ADC的M倍。我们以双通道系统为例介绍时间交替采样技术的原理。如图2-1,双通道时间交替采样系统是在采样系统中应用了2 套采样电路( 包括采样保持器、ADC、存储器等) 同时工作。一路在正时钟的上升沿采样,采得样本1、3、5、7、9 点等;另一路在正时钟的下降沿,即负时钟的上升沿采样,采得样本2、4、6、8、10 等点。图 2-1 双通道并行采样系统原理当时钟脉冲的占空比为50%时,整个采样系统的工作频率就是所用时钟频率的2

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运算放大器输出的时域波形

【引证文献】