高频动态编码信号采集与存储系统研究

发布时间：2020-09-11 10:39

　　 数据采集存储系统在测试领域中不可或缺,信息技术的快速发展使得数据流的传输速度越来越高,进而推动了数据采集存储系统向着高速大容量的方向迈进。本文结合实验室课题的具体要求,提出了一种针对最高达50MHz的高频动态编码信号的高速采集存储测试系统的实现方法。根据待测信号的特征,对信号所需的处理环节和采样理论进行研究,从信号的传输方式、芯片选型,及后期电路板层叠结构和布局布线等方面考虑,规划具体的硬件电路模块,设计出高速采集存储电路,主要由电源管理、信号衰减、高速ADC、高性能FPGA、DDR3缓存和eMMC存储部分组成。电路设计在Cadence平台完成,通过OrCAD Capture CIS进行原理图设计,结合Pspice对所设计的衰减电路进行仿真验证,针对高频信号的反射问题,对传输线效应进行研究,在PCB SI平台上对PCB中的关键单端信号和LVDS信号的多种阻抗匹配方式进行拓扑结构提取和仿真,对比分析选取最优的匹配方式,并对高频电路中电容的使用进行仿真分析,另外从布局布线方面对高速电路中常见的串扰、信号延迟、电磁干扰等信号完整性问题提出了具体改进方法。在对系统逻辑的设计上,合理使用FPGA的内部硬核资源,如锁相环、FIFO及MCB等,简化开发工作并能准确的完成相关功能。系统采用负延时采样策略对触发开始之前的部分数据进行存储,保证待测信号有效部分的完整性,接收到触发信号后,将数据先缓存到DDR3中,采集结束后再将数据转存至eMMC,并对系统中所用DDR3和eMMC的操作规范和时序进行研究,对关键的读写操作进行仿真分析。通过合理的硬件和逻辑设计,实现采样频率达500MHz,8bit位宽的信号采集存储测试系统,并模拟测试,最后对实验测试数据进行分析,根据测试结果对所设计采集系统进一步的优化。
【学位单位】：中北大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TP274.2;TP333
【部分图文】：

中北大学学位论文带来以下传输线效应。射线和接收端的阻抗不匹配时，驱动端输出的信号会在接收端被反射和电压信号会出现不稳定的状态，从而引起信号的轮廓失真的现象时会导致信号无法正常传输，导致系统不能正常运行。传输线上阻号在驱动端和接收端之间来回反射，引起如图 2.3 所示的过冲、下

中北大学学位论文是零，电容对信号的的影响表现出电阻性质，并且阻抗最低，0f 称为电容自身的谐振频率。下图 2.5 所示是一个 10μF 电容，等效电阻 42.1114mΩ，等效电感 850pH，在 Cadenc中仿真出其频域阻抗曲线图，图中清晰的反应出电容的阻抗随着频率的变化表现出的特性曲线。由电阻并联特性可知，多个电容并联时阻抗也会降低，并且能够扩宽频率范围所以在设计中经常将容值不同的电容并联在一起使用以获得更好的性能。

图 3.2 衰减增益曲线.3 信号的差分化根据项目指标，源端所给待采集信号为 TTL 脉冲电平类型，为了和后级 AD94需差分信号接口对接，需要进行信号的差分化处理。以往在项目中常见的差分化处理方式是变压器耦合配置，常用的放大器驱动能力，特别是在对中高频信号进行采样时效果不佳，差动变压器耦合的方式能够提供比的驱动能力，但是必须注意的是大多数的 RF 变压器在几十兆赫兹的信号频率下就到饱和状态，并且功率信号容易导致变压器磁芯饱和，引起后级 A/D 的失真。在实用中，变压器耦合电路比较复杂，占用 PCB 资源较多，效果也不理想，所以并不此方案。另外，查找文献时发现集成信号调理芯片在进行信号的差分化中表现更加突出，统最后选择了 AD 公司的 AD8138 集成芯片进行信号差分化，它采用专有的 XFCB

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本文编号：2816569