基于14nm工艺信号处理CPU模块的后端设计与功耗优化

发布时间：2020-09-14 11:47

　　近年来,集成电路工艺节点向14 nm和7 nm不断推进,芯片设计的复杂度增加引起整体功耗和单位面积功耗密度急剧上升,导致芯片的可靠性和稳定性降低。如何在新工艺和新技术背景下实现低功耗的设计目标,成为芯片设计密切关注的问题。本文的研究对象是某基带芯片中的信号处理CPU模块,该模块规模约为111万门,最高频率为850 MHz。基于英特尔14 nm工艺,使用Design Compiler完成了基于UPF的低功耗逻辑综合,使用IC Compiler II完成了模块基于UPF的物理设计,使用Cadence Conformal完成了逻辑等价性检查,使用Power Compiler和PrimeTime PX进行功耗分析并在综合阶段和物理设计阶段进一步优化模块的功耗。本文取得的主要研究成果如下:(1)通过UPF描述信号处理CPU模块的供电需求和低功耗设计需求,首先完成了基于UPF的低功耗逻辑综合,综合完成后对设计的时序,功耗和面积进行评估。然后在低功耗综合结果的基础上权衡时序的要求,进一步优化功耗:通过调整ICG的fanout使功耗优化1%;通过合理设置建立时间过约束使功耗优化0.8%。功耗优化结果表明,Ma Corner下模块的综合功耗由原来的34.1905 mW进一步降低到33.6575mW,优化了1.6%,效果较为显著;建立时间违例为-64.9 ps,在可接受范围内;模块面积较优化之前减少了0.7%。最后对RTL和综合网表进行逻辑等价性检查。(2)基于功耗优化后的综合结果,完成了模块基于UPF的低功耗物理设计。在floorplan阶段:定义模块的面积和形状,进行IO规划,划分物理电压域,摆放hard macro,插入物理单元,构建供电网络;然后进行标准单元布局,时钟树综合及优化,布线及优化,最后对综合和物理设计网表进行逻辑等价性检查。(3)在基于UPF的低功耗物理设计过程中,使用了四种方法进一步优化功耗:第一,通过优化floorplan使功耗降低7%;第二,通过优化标准单元布局使功耗降低5%;第三,使用SAIF辅助功耗优化使功耗降低4%;第四,在物理设计中使用Synopsys公司的AWP模型使功耗降低0.7%。功耗优化后,模块的建立时间违例为-79.537 ps,保持时间违例为-207.944 ps,均可通过后续时序迭代达到收敛;模块的面积由顶层分配,在物理设计和功耗优化阶段未改变;功耗优化结果表明,在物理设计阶段同时采用以上方法,Mrv corner下功耗由原来的71.5 mW进一步降低到61.6 mW,优化了14%,效果显著。该模块所属的基带芯片已经于2018年9月顺利流片,目前处于测试阶段,文中运用的综合与物理设计方法对先进工艺高性能芯片的后端设计具有一定的参考价值,在综合和物理设计过程中使用的功耗优化方法也具有一定范围的适用性。
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TP332;TN402
【部分图文】：

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map_retention_cell RET_PD_BLOCK_SW_DIG -domainPD_BLOCK_SW_DIG xxx-lib_cells "libcell1…"图3.5 物理设计中的保持单元截图3.2.6 定义电源状态信息根据设计的需求，不同的工作状态对应不同的电压。功耗与电压的平方成正比，因此降低供电电压是低功耗设计的基本方法，例如本模块中内核的供电电压为 0.77V，相比于上一代产品其相应的供电电压降低了 0.1V。通过 add_power_state 为之前定义

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