快速乘法器的设计

发布时间：2020-09-17 13:43

　　 随着工艺水平的发展,集成电路设计向着速度更快,面积更小的方向稳步发展着。处理器作为集成电路设计产品的代表,更是需要体现出这种发展趋势。为了使整体性能有较好的表现,各方面的优化在处理器的各组成部件的设计中都应有所体现。 乘法器是处理器中的一个重要组成部分。在多媒体应用、图像处理等领域中,大量的循环乘法运算使得乘法器的作用尤为突出,其对处理器的整体性能也起到了至关重要的影响。本文就是要针对速度和面积方面的性能提高提出三种不同位数的乘法器:16×16乘法器、32×16乘法器和32×32乘法器的设计及具体实施方案。 首先,文章简要的介绍了乘法器的原理,并进一步对基为4的改进Booth算法给出了详细的推导,就有符号和无符号两种情况分别说明,产生的部分积数目较传统的Booth算法减半,为后续的设计减小了压力。 然后,本文提出了乘法器的核心部分——部分积压缩器的树状结构,在应用并行计算的同时考虑到了时间延迟上的平衡性,有效地提高了乘法器的计算速度。在确保速度的前提下,文章通过三种独立的方法减少部分积压缩器中的加法器数目,从而对面积进行了优化。在此之后,利用分段的超前进位加法器实现乘法器中最后的加法运算,完成乘法器的设计。而后对三个乘法器的整体进行功能验证,证实了其功能的正确性。 在乘法器的实现上,采用smic0.18微米工艺标准单元搭建,其后应用synopsys公司的DC工具进一步优化,得到综合结果。通过后仿真测试。最后,文章对三个乘法器完成同一任务:32×32乘法的不同方案进行面积和时间延迟复杂度的综合考虑,给出评价,得到最优方案。
【学位单位】：哈尔滨工业大学
【学位级别】：硕士
【学位年份】：2007
【中图分类】：TP332.22
【部分图文】：

乘法器整体框图

于在各输入均无延迟的情况下，全加器的 sum 输出端延迟约延迟 2d，cout 输出端延迟约为一个 XOR 门延迟 d，如图 5-1 所全加器各端口延迟量，有如下关系：tsum=max (ta+2d, tb+2d, tcin+d), tcout=max (ta+d, tb+d, tcin+d)

面积优化基础示意图

【引证文献】

相关博士学位论文 前1条

1 王侃文;领域专用可重构计算结构研究[D];复旦大学;2011年

相关硕士学位论文 前2条

1 李杰;低功耗可扩展FFT专用集成电路的设计[D];湖南大学;2011年

2 商丽卫;基于有限状态机的乘法器设计与实现[D];太原科技大学;2012年

本文编号：2820785