嵌入式异构多核体系的片上通信

发布时间：2020-09-17 21:21

　　 随着集成电路工艺的不断进步以及处理器体系的发展，异构多核处理器在嵌入式领域中得到了广泛的应用，片上通信设计是提高异构多核体系性能的关键技术之一。 目前，多核处理器的片上通信已经形成了多种不同的设计，但是无法有效地解决处理核之间的协作问题、片上通信通道分享问题，特别是面向嵌入式异构多核领域，由于芯片上的处理核种类、需求各异，对设计实现的代价有较高要求，因而需要进一步的研究其片上通信以提高性能。 针对这一现状，本文主要从处理核间的协作方式及片上通信的互连组织层次两个角度出发，设计一种处理核间高效协作，并具有高性能数据传输的嵌入式异构多核的片上通信。 首先，本文提出了“主-辅”控制模型，由主核将任务分配给辅助核，辅助核自行建立该任务的执行环境并处理该任务，以此为基本的核间协作方式。该协作控制模型的核心是一个通信控制单元，包含一个增强的信箱模块和一个精简的DMA模块，用以完成主辅核间的通信以及辅助核中的本地存储与系统内存之间的数据交换。 其次，本文设计了两条核间总线，分别为负责连接计算密集型核的计算总线与负责控制密集型核的控制总线。同时，内存控制器被看作处理核连接在计算总线上，从而统一了片内的处理核间、处理核与内存间的控制通信与数据存取通信，形成了本文中的“统一通信”层次模型。 通过硬件开发板和模拟器对本文的设计进行了验证和测试分析。结果显示，“主-辅”控制模型相对于传统“RISC+DSP”设计中的协作架构有23％的性能提升，“统一通信”层次模型的性能则分别是共享二级Cache层次模型和共享总线层次模型的1.14倍和1.3倍。 综上所述，本文较好地分析了嵌入式异构多核体系中片上处理核在核间通信以及存储层次上的不同需求特性，提供了高效的核间协作以及数据传输性能。
【学位单位】：浙江大学
【学位级别】：硕士
【学位年份】：2007
【中图分类】：TP332
【部分图文】：

X360等两款高端游戏机中，又被作为基本节点搭建代号为 BladcCenterQS20的IBM刀片服务器。如图2一3所示，CELL处理器中包含了1个通用64位Powcr处理器单元(Power processorElement，PPE)和8个协作处理器单元(Syne嗯 isticProcessorElement，SPE)。所有的处理单元以及内存控制器、1/0控制器通过1条元间互连总线 (ElementIntereonneetBus，EIB)进行连接。

食 食 食协加加 ~~~~~雌 雌 雌矛丫臼眺 眺 眺图2一 3CELL处理器逻辑架构图(引白http:加朋w一128.ibm.eoln/developerworks/Powe叭ibrary/pa一ellpe哟SPE是CELL中的协同处理核，负责执行多媒体运算、3D绘图、科学计算等应用。SpE内部主要包含了一个协作处理核(syne唱 isticProeessorunit，sPu)和一个内存流量控制器(MFC)。SPU是一个带有SIMD支持和256KB局部存储器(功 ealstorage，Ls)的 125bit计算引擎。MFC中有一个DMA控制器，能够通过元间互连总线完成LS与系统内存或其它数据源的数据交换。同时，MFC还包含有多条通信队列及其控制模块负责处理本SPU与其他SPU以及PPU信息通讯。MFC是和SPU相互独立的两个单元，因而两者可以同时并行运行，即在SPU执行运算处理的同时，MFC可以并行的进行核间通信和DMA数据传?

—图5一2使用EDK开发的SoC的IP核总线连接图5.3系统配置在SoC实现中，我们使用开发板自带的PowerPC405硬核作为主处理单元，其指令集兼容32位PowerPC指令集，并具有16KB的一级指令Cache和16KB的一级数据Caehe。PowerPC4OS的运行频率被设置为40OMHz，而CoreConnect的PLB和OPB总线的频率100MHZ。而辅助处理单元SPE则是项目组自行经过前端设计，并通过板上的FPGA实现。实现的SPE单元支持项目中设计的犯位的 RISCSPE指令集。根据M以03开发板自带 64KBBlockRAM的特点，我们使用了其中的32KB作为SPE专有的璐。同时，我们根据本文中设计的片上通信模型为SPE设计了专门的通信控制单元ICU。SPE的运行频率设置为150MHZ。单个SPE使用了2190个Sliee

【引证文献】

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本文编号：2821251