基于USB2.0接口的10-OTP烧录器设计
发布时间：2020-09-30 19:18
随着电子产品产业化、规模化进程的飞速发展,电子产品的价格已经大大降低。但在这个白炽化的竞争时代,电子产品的生产企业,为了能够求得生存的一席之地,正在转向依靠大规模高速、高效的量产来降低生产成本,从而获得生存的利润空间。然而,现在很多电子产品,必须要有固件的支持,才可以发挥其特有的性能,而固件需要通过烧录器才会被固化到存储器内部,因此高速、高效的烧录器是企业所期盼的。 本文围绕烧录10颗芯片烧录器的开发,首先从总体上给出了整个系统的设计框架,并从硬件和软件两个方面介绍了整个系统的具体实现。硬件系统分为:FS7805系统电路设计、FPGA外围电路设计、Buffer缓冲器设计、Socket底座设计、两个特殊的电源设计五个功能模块;软件系统分为:FPGA的IC程序设计、USB驱动程序和固件程序设计、以及上位机应用软件的实现三个部分。最后,总结了设计过程中所做的工作,并提出了进一步改进的设想。 在开发思想和设计理念上,本套系统具有以下三个优点:使用USB2.0接口的高速模式,以480Mbps的速度烧写代码,保证了烧写代码时的高速;同时控制对10颗目标芯片的指定地址,烧写经过加密后的三种类型的代码,保证了烧写代码的准确性、安全性和高效性;通过对两块FPGA进行编程,实现同时烧录10颗芯片的思想,在很大程度上促进了烧录器的进步。
【学位单位】：苏州大学
【学位级别】：硕士
【学位年份】：2008
【中图分类】：TP333
【部分图文】：
5图 2-1 烧录目标芯片的写时序图各信号线功能定义如下：RSTB： 复位目标芯片，低电平有效；A[N:0]： 16 根地址线，N=15；DIN[7:0]： 8 根数据信号线，数据方向为主机到目标芯片；WEB： 写使能，低电平有效；PGMEN： OTP 模式编程使能，高电平有效；DLE： 数据开关使能，低电平有效；VPP： +8.5V OTP 模式下编程电压，高电平有效；CEB： OTP 模式使能，低电平有效；CLE： 命令开关使能，高电平有效；READEN： 读使能，高电平有效；
图 2-2 烧录目标芯片的读时序图如上图 2-2 所示为烧录目标芯片的读时序图，读时序图的信号线定义可参考写时序图，以下为读时序图中区别于写时序图的信号线定义：D[7:0]： 8 根数据信号线，数据方向为目标芯片到主机。2.1.2 设计方案的提出从烧录目标芯片的时序图可以看出，为了烧录一颗目标芯片至少需要 16 根地址线、8 根数据线、10 根控制线，满足了这 34 根信号线的时序要求就可以烧录一颗目标芯片。主控 MCU FS7805 共有 40 个复用 I/O 口，因此可以实现一颗目标芯片的烧录。但是如果想实现 10 颗目标芯片有选择的烧录，情况就不一样了，理想的设计是将控制烧写每颗芯片的信号线，分成 10 根分别控制 10 颗芯片。在不考虑信号衰减，电源短路等情况下，每次都烧 10 颗芯片理论上是可以的，但是如果只烧录其中的几颗芯片，并且要防止电源短路，以及用 LED 灯直观的在烧写成功的芯片底座上显示出烧录结果，这样仅使用一颗 FS7805 必然就无法进行控制了，可以从以下三个方面
当某个目标芯片短路时，只断开它自身的电源，这样就又需要 20 根信号3) 显示 LED用户总是希望能够直观的看到每次烧录的结果，最直观的方法莫过于在每上通过 LED 灯来显示，为了满足这样的功能，就必须再有 30 根控制双号线。综合以上多种因素的考虑，最终决定使用两块 FPGA，并对其进行编程，录要求的定制芯片，将以上考虑中需要使用到的信号线，全部由对 FPGA的能够满足实际时序要求的引脚充当。 系统框架图经多次试验证明通过扩展FPGA的方案是可行的，之所以在这里使用两块为在考虑信号衰减等因素的情况下，1 块 FPGA 的引脚仍然是不够用的， 在系统中都是主设备，都能产生时序控制读写，为了加以区别分别ter FPGA”，“Slave FPGA”，如下图 2-3 所示为本系统的系统框架图。
本文编号：2831264
【学位单位】：苏州大学
【学位级别】：硕士
【学位年份】：2008
【中图分类】：TP333
【部分图文】：
5图 2-1 烧录目标芯片的写时序图各信号线功能定义如下：RSTB： 复位目标芯片，低电平有效；A[N:0]： 16 根地址线，N=15；DIN[7:0]： 8 根数据信号线，数据方向为主机到目标芯片；WEB： 写使能，低电平有效；PGMEN： OTP 模式编程使能，高电平有效；DLE： 数据开关使能，低电平有效；VPP： +8.5V OTP 模式下编程电压，高电平有效；CEB： OTP 模式使能，低电平有效；CLE： 命令开关使能，高电平有效；READEN： 读使能，高电平有效；
图 2-2 烧录目标芯片的读时序图如上图 2-2 所示为烧录目标芯片的读时序图，读时序图的信号线定义可参考写时序图，以下为读时序图中区别于写时序图的信号线定义：D[7:0]： 8 根数据信号线，数据方向为目标芯片到主机。2.1.2 设计方案的提出从烧录目标芯片的时序图可以看出，为了烧录一颗目标芯片至少需要 16 根地址线、8 根数据线、10 根控制线，满足了这 34 根信号线的时序要求就可以烧录一颗目标芯片。主控 MCU FS7805 共有 40 个复用 I/O 口，因此可以实现一颗目标芯片的烧录。但是如果想实现 10 颗目标芯片有选择的烧录，情况就不一样了，理想的设计是将控制烧写每颗芯片的信号线，分成 10 根分别控制 10 颗芯片。在不考虑信号衰减，电源短路等情况下，每次都烧 10 颗芯片理论上是可以的，但是如果只烧录其中的几颗芯片，并且要防止电源短路，以及用 LED 灯直观的在烧写成功的芯片底座上显示出烧录结果，这样仅使用一颗 FS7805 必然就无法进行控制了，可以从以下三个方面
当某个目标芯片短路时，只断开它自身的电源，这样就又需要 20 根信号3) 显示 LED用户总是希望能够直观的看到每次烧录的结果，最直观的方法莫过于在每上通过 LED 灯来显示，为了满足这样的功能，就必须再有 30 根控制双号线。综合以上多种因素的考虑，最终决定使用两块 FPGA，并对其进行编程，录要求的定制芯片，将以上考虑中需要使用到的信号线，全部由对 FPGA的能够满足实际时序要求的引脚充当。 系统框架图经多次试验证明通过扩展FPGA的方案是可行的，之所以在这里使用两块为在考虑信号衰减等因素的情况下，1 块 FPGA 的引脚仍然是不够用的， 在系统中都是主设备，都能产生时序控制读写，为了加以区别分别ter FPGA”，“Slave FPGA”，如下图 2-3 所示为本系统的系统框架图。
【参考文献】
相关期刊论文 前3条
1 李永全;;一种基于FPGA的多DSP并行处理系统的设计[J];长江大学学报(自科版)理工卷;2006年02期
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3 张金成;李文元;戴祥;;基于USB2.0控制芯片CY7C68013在M-JPEG解码系统中应用[J];电子测量技术;2004年06期
相关硕士学位论文 前5条
1 彭寿星;基于USB接口的指纹采集与识别系统的设计[D];南京理工大学;2006年
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3 石林;带分析功能1对8烧录器的开发[D];吉林大学;2007年
4 胡鸿丽;基于FPGA的数字调频发射机技术研究[D];西北工业大学;2005年
5 刘向丽;基于FPGA的实时视频DSP平台[D];西安电子科技大学;2004年
本文编号：2831264
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