基于APB总线的SD储存卡主控制器的设计和验证

发布时间：2020-10-09 00:40

　　 为了实现片上系统芯片上对SD储存卡的控制操作,如状态控制、中断控制、读写操作、删除操作,同时又要满足和APB总线通讯的功能和访问DMA ,我们设计了一个SD储存卡主控制器(SD Host Controller)IP,使得综合设计部门可以将此IP整合进系统芯片。 介绍了SD存储卡规范的主要特性和SD Host Controller的设计方案。在IP验证方面,介绍了基于VMT的SD Host Controller功能总线模型的验证环境构建、验证方法和随机命令产生器的编写过程。最后给出了设计实现的SD Host Controller的验证结论。
【学位单位】：上海交通大学
【学位级别】：硕士
【学位年份】：2007
【中图分类】：TP333
【部分图文】：

图 1 IP 前端设计流程同时，前期的RTL代码仿真验证也愈来愈重要，因为很多经验说明，全面的RTL代码验证可以及早发现代码的问题，大大缩短项目开发的周期，降低设计后期的风险。当前，大规模ASIC芯片的前端设计流程中，其验证主要是针对寄存器传输级(RTL)代码的验证，验证工作量已占 60%至 70%之间，而系统级描述等设计工作量仅占 30%左右。由此可见，对Reuse IP的验证工作将直接关系到这个IP的商业化前景和市场接受度。[2]当前，大量的嵌入式系统都采用以 Linux 为代表的开发式操作系统，类似的还有 MontaVista，eCos 等。这些操作系统的共同优点就是占用系统资源少，可作为实时操作系统（Real-Time OS），设计人员可以根据产品的功能要求来配置驱动程序的资源；另外其代码开发的特点使得驱动程序的开发也更加快速和便捷。作为 SoC 中第 2 页 共 69 页

1．SD 储存卡模式2．SPI 模式Host 可以选择以上其中任一模式，SD 储存卡模式允许 4 线的高速数据传模式允许简单通用的 SPI 通道接口， 这种模式相对于 SD 模式的不足之处是数据传输速度。有关 SD 储存卡模式针脚定义，见表 1。

当 FIFO 里是空的时候，SD 控制器会请求 DMA 控制器将数据填入 FIFO。数据传输结束后，sdc_dma_req 信号终止。除此之外，将数据控制寄存器(0x1c)的第 5 比特设置到 0 也会立即终止 sdc_dma_req。图 2 显示了 sdc_dma_req 和 sdc_dma_ack 的握手时钟图。其工作原理是：sdc_dma_ack 在开始采样前需 sdc_dma_req 于系统时钟有过 2 个周期的同步。sdc_dma_req 的下拉是在 sdc_dma_ack 经过 2 个周期的同步并且处在高电平。在 sdc_dma_req 不工作后，sdc_dma_ack 也下拉。只有当 sdc_dma_ack 任处于低电平时，sdc_dma_req 在经过两个周期后信号又会再拉高。

【引证文献】

相关硕士学位论文 前2条

1 李显龙;基于SD总线的FPGA加解密算法实现[D];华南理工大学;2012年

2 张亮;基于MTK平台的手机系统备份与还原[D];上海交通大学;2012年

本文编号：2832979