嵌入式SRAM性能模型与优化
发布时间：2020-10-10 21:06
随着半导体制造工艺和集成电路设计能力的不断进步,人们已经能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯片上,这就是系统级芯片(System-on-Chip,SoC)。随着数据吞吐量不断上升以及系统低功耗要求,系统级芯片对存储器的需求越来越大。据预测,到2010年,约90%的硅片面积将被具有不同功能的存储器所占据,嵌入式存储器将成为支配整个系统的决定性因素。嵌入式静态随机存储器(Static Random Access Memory,SRAM)以其低功耗、高速的优点而成为嵌入式存储器中不可或缺的重要组成部分,它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。 本文针对嵌入式SRAM性能模型、结构优化和存储单元尺寸优化进行了深入研究。首先针对嵌入式SRAM结构,采用多元线性回归方法分析SRAM宏单元性能指标,采用解析方法分析控制电路延时,结合以上这两种方法建立嵌入式SRAM性能混合模型,该模型清晰划分两种建模方法的各自适用范围,提高了模型精度;其次以该混合模型为基础建立存储体性能目标函数,采用仿生优化算法—蚂蚁算法优化嵌入式SRAM结构,使之达到最优设计;最后综合考虑面积、功耗、速度以及可靠性等因素,建立静态6-T存储单元面积、功耗、延时以及静态噪声容限方程,分析了“读破坏”和“写破坏”的晶体管尺寸约束,优化了6-T存储单元尺寸,提高了嵌入式SRAM性能。 为了在实际芯片系统中实现嵌入式SRAM设计以及验证本文提出的优化方法,本文以Garfield20系统芯片1为实验平台,该芯片内嵌A720T嵌入式微处理器和片上存储器(Scratch-Pad memory,SPM),其中A720T处理器以ARM7TDMI为内核,集成8K byte高速缓存(Cache)。本文以该芯片中的SPM和Cache为设计优化对象,分别采用编译器方法和全定制设计方法设计SPM和Cache中SRAM单元,芯片测试结果表明存储器功能正确可靠,提高了系统执行指令的速度;采用结构优化方法优化SPM结构,实验数据表明优化后的SPM动态功耗降低了25%,而面积和延时仅仅增大了8%和2%(系统要求功耗优先)。6-T存储单元尺寸优化技术应用于Cache存储体的优化,实验数据表明优化后的A720T面积降低了12%,功耗降低了10%。
【学位单位】：东南大学
【学位级别】：博士
【学位年份】：2006
【中图分类】：TP333
【部分图文】：
第一章 绪论第1章 第一章 绪论背景导体制造工艺和集成电路设计能力的不断进步，人们已经能够把包括微处理接口逻辑甚至射频电路集成到一个芯片上，这就是系统级芯片(System-on-C吐量不断上升以及系统低功耗要求，系统级芯片对存储器的需求越来越大动电话到第二代居民身份证等的一系列应用中，设计者被要求集成更多数量器阵列，以满足各种数据和代码的存储需要。据预测，到 2010 年，约 90%同功能的存储器所占据[1]，如图 1-1 所示。
不同功能的存储器所占据[1]，如图 1-1 所示。图 1-1 SoC 中各种逻辑的比重调查研究表明嵌入式微处理器的速度在最近几年一直以每年 60%的速度持续增速度增长则要相对缓慢的多，每年仅增长 10%左右，两者之间的性能差异越来为系统级芯片的性能瓶颈[2-5]，图 1-2 为近 20 年来存储器与处理器性能的比较储器带宽成为限制系统性能最严重的瓶颈之一，这一瓶颈也促使人们将越来越集成在一起，利用片上总线的带宽优势，以更高的速度向微处理器提供数据。
2.1 嵌入式 SRAM 简介2.1.1 嵌入式 SRAM 结构嵌入式SRAM结构如所图2-1所示，整体结构可以划分为存储体阵列与外围电路两部分。存储体阵列由预充电电路和存储单元阵列组成；外围电路由行列地址译码器(decoder)、读写控制单元、输入数据处理单元以及灵敏放大器(Sense Amplifier)组成，它们分别实现对存储单元寻址、数据写入、读出等操作。图 2-1 嵌入式 SRAM 基本结构存储体阵列由大量存储单元排列成矩阵结构，每个存储单元存储一位二进制数据，在地址译码器和读写控制电路的控制下，主控制器可以对存储单元进行读写操作。地址译码器一般分为行地址译码器和列地址译码器两部分，行地址译码器将输入地址的若干位译成对应字线上的有效信号，在存储体阵列中选中一行存储单元，列地址译码器将输入地址的其余几位译码成对应输出线上的有效信号，从字线选中的存储单元中选择一位或多位，再由读?
【引证文献】
本文编号：2835590
【学位单位】：东南大学
【学位级别】：博士
【学位年份】：2006
【中图分类】：TP333
【部分图文】：
第一章 绪论第1章 第一章 绪论背景导体制造工艺和集成电路设计能力的不断进步，人们已经能够把包括微处理接口逻辑甚至射频电路集成到一个芯片上，这就是系统级芯片(System-on-C吐量不断上升以及系统低功耗要求，系统级芯片对存储器的需求越来越大动电话到第二代居民身份证等的一系列应用中，设计者被要求集成更多数量器阵列，以满足各种数据和代码的存储需要。据预测，到 2010 年，约 90%同功能的存储器所占据[1]，如图 1-1 所示。
不同功能的存储器所占据[1]，如图 1-1 所示。图 1-1 SoC 中各种逻辑的比重调查研究表明嵌入式微处理器的速度在最近几年一直以每年 60%的速度持续增速度增长则要相对缓慢的多，每年仅增长 10%左右，两者之间的性能差异越来为系统级芯片的性能瓶颈[2-5]，图 1-2 为近 20 年来存储器与处理器性能的比较储器带宽成为限制系统性能最严重的瓶颈之一，这一瓶颈也促使人们将越来越集成在一起，利用片上总线的带宽优势，以更高的速度向微处理器提供数据。
2.1 嵌入式 SRAM 简介2.1.1 嵌入式 SRAM 结构嵌入式SRAM结构如所图2-1所示，整体结构可以划分为存储体阵列与外围电路两部分。存储体阵列由预充电电路和存储单元阵列组成；外围电路由行列地址译码器(decoder)、读写控制单元、输入数据处理单元以及灵敏放大器(Sense Amplifier)组成，它们分别实现对存储单元寻址、数据写入、读出等操作。图 2-1 嵌入式 SRAM 基本结构存储体阵列由大量存储单元排列成矩阵结构，每个存储单元存储一位二进制数据，在地址译码器和读写控制电路的控制下，主控制器可以对存储单元进行读写操作。地址译码器一般分为行地址译码器和列地址译码器两部分，行地址译码器将输入地址的若干位译成对应字线上的有效信号，在存储体阵列中选中一行存储单元，列地址译码器将输入地址的其余几位译码成对应输出线上的有效信号，从字线选中的存储单元中选择一位或多位，再由读?
【引证文献】
相关硕士学位论文 前6条
1 王美华;高速低功耗嵌入式SRAM的设计研究[D];复旦大学;2010年
2 王燕;8ns 4M_bit高可靠性静态随机存储器[D];苏州大学;2011年
3 禹小军;基于65nm技术平台的低功耗嵌入式SRAM设计[D];复旦大学;2008年
4 仇名强;65nm高性能SRAM体系架构及电路实现[D];安徽大学;2012年
5 吴秋雷;低功耗SRAM存储单元关键技术研究及电路设计[D];安徽大学;2013年
6 刘其龙;基于65nm高性能SRAM关键电路的研究与设计[D];安徽大学;2013年
本文编号：2835590
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