DSP64X中EDMA部件的设计与验证

发布时间：2020-10-11 22:02

　　 课题源于国防科大微电子所自主研制的一款32位高性能数字信号处理器芯片(DSP64X)。该芯片工作主频为800MHz,其中,加强型存储器直接存取(EDMA)控制器是其数据传输控制核心。因此,如何提高EDMA的数据传输速度,如何设计高效的EDMA控制器成为本文的核心工作。 本文在深入研究了DSP64X的内部结构以及EDMA控制器的传输原理及性能需求后,从以下三个方面开展研究及优化设计,提高EDMA的数据传输速度:在数据传输协议方面:本文采用支持突发传输和非突发传输相结合的方式,在突发传输时,一次读或写命令可以传输多个数据。本文还将访问频繁的设备的接口扩展至64位,支持64位位宽的数据传输。此外,还为高速设备配置了专用的数据传输总线。 在EDMA总体结构方面:本文设计了读写总线分开的“双总线”系统架构。在队列寄存器组中将传输请求分为读请求和写请求,分别由读传输状态机和写传输状态机控制执行。还设计了独立的源Pipeline、目的Pipeline、读命令缓冲区和写命令缓冲区,这些模块可以并行工作,为读写操作的并发执行创造了条件。 在传输控制机制方面:本文提出并设计了读写并发的数据传输机制,并将读写操作按流水线处理。在命令缓冲区中,为每个端口都设计了读操作流水线(细化为4个流水段)和写操作流水线(细化为3个流水段),所有的流水线均可同时运行,通过数据旁路传递数据。不仅实现了传输请求内部的读写并发,还实现了多个传输请求的并发执行。 最终,本文成功完成了EDMA部件的设计工作,并采用以软件模拟验证为主,结合硬件仿真验证的方法对所设计的EDMA部件进行了全面的功能和时序验证。验证结果表明,本文的EDMA部件功能正确,工作稳定。最后,本文又将所设计的EDMA部件与当前市场上同类的主流高性能芯片(DSPx)的EDMA部件进行了性能对比,结果显示,本文的EDMA部件的数据传输速度与其相当,实现了课题所预期的研究和设计目标,提升了DSP64X的总体性能。
【学位单位】：国防科学技术大学
【学位级别】：硕士
【学位年份】：2011
【中图分类】：TP368.1;TN402
【部分图文】：

◆ CPU 与 EDMA 的并发传输：验证 CPU 与 EDMA 的并行工作情况。◆ EDMA 的并发传输：包含通道传输请求的并发，主动传输请求的并发和两者同时并发。还需验证多个传输请求并发时有资源冲突的处理情况。在编写测试程序时，验证内容必须覆盖全面，同时要注意各个功能验证点之间的联系，如单通道传输、传输参数等就可以结合起来，提高验证效率。此外，在验证过程中，还要多注意对比，如单通道传输、主动传输请求以及并发传输等不同传输方式的响应时间和传输速度等的差异。5.1.3 验证结果图 5.2 显示了 EDMA 单个通道传输请求执行时，并行传输控制机制的关键信号波形。该传输请求的主要参数配置情况是：源起始地址为 0X80000000（属于外部存储器 A 的地址空间），采用源地址自增方式；目的起始地址，为 0X00001000（属于内存的地址空间），采用目的地址自增方式；传输的数据个数为 16 个 32位数据，单帧，帧同步模式。由于源和目的端口都支持 64 位位宽且地址对齐，故采用 64 位位宽的突发传输方式。

国防科学技术大学研究生院工学硕士学位论文Ready 及 Routing 四个流水段）和写操作流水线（W_Enter、Routing 及 W_Send 三个流水段）并行工作，从读写传输请求进入缓冲区至写命令及数据发送完毕，仅需 12 拍，与 3.4 节的理论分析一致[17]。图 5.3 是两个传输请求并发执行时的验证波形：传输请求 1 是 EDMA 通道的传输请求，读内存，写外部存储器 A，按 64 位位宽的突发传输；传输请求 2 是主动传输请求，L2 Cache 主动写多通道缓冲串口，按 32 位位宽的非突发传输。

国防科学技术大学研究生院工学硕士学位论文按自左至右的顺序排列；在小端模式中，一个字中的四个字节地址从小到大按自右至左的顺序排列。因此，涉及到字内操作的功能验证点必须在大端和小端模式下分别验证，并分析比较结果。此外，还需更改温度、延时等因素，保证 EDMA 部件在最差、典型及最好情况下均能在 DSP 系统中正确、稳定工作。本文采用以软件模拟验证为主，并与硬件仿真验证相结合的方法进行 EDMA部件的系统级验证。以下列举几个关键测试码的执行波形来分析 EDMA 部件的系统级验证结果：1、通道传输请求：从外部存储器 A 到内存传输 3 帧，每帧 8 个 32 位数据，源和目的地址均按自增方式的信号波形图如图 6.3 所示：
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本文编号：2837175