深亚微米工艺下的能量恢复型存储器设计

发布时间：2020-10-13 08:00

　　 随着深亚微米技术的发展和广泛应用,集成电路在集成度和性能方面获得不断提高。同时,各种移动设备的广泛使用以及系统复杂程度的提高使得电路功耗开始成为大规模集成电路设计发展的瓶颈之一。当工艺尺寸进入深亚微米以下,由功耗所引发的芯片散热、封装成本、以及能源消耗等问题越来越受到人们的重视,低功耗设计已成为集成电路设计的一个研究重点和热点。近年来,对高性能处理器的需求和便携式设备的流行,在芯片中嵌入式存储器所占的比重逐渐增大。SRAM由于其高集成度、高速以及与现代生产工艺兼容的特点,使其成为SOC中不可或缺的一个组件。由于SRAM的晶体管数量庞大,并且在系统工作时频繁地被访问,因此低功耗正成为SRAM设计的主流方向。在综合考虑稳定性、速度、面积的前提下,怎样减小存储器的功耗是个难题。能量恢复型存储器,在面积增加不大的情况下,有效减小了动态功耗,而且能获得较好的速度和稳定性。尽管如此,由于存储器的高密度、大容量的特点,在能量恢复型结构的基础上,研究如何进一步降低功耗仍然非常重要。本课题将主要研究深亚微米工艺下的能量恢复型存储器的低功耗设计,针对这个主题本文的内容安排如下: 首先介绍传统CMOS电路的功耗产生机制,重点解释了深亚微米工艺下MOS管的各种漏电流来源和已有的漏功耗减小方法。 接着由CMOS电路的主要功耗来源引出能量恢复型电路的低功耗原理和基本结构,并分析它的漏电流来源;结合CMOS电路漏功耗减小方法分别设计适合能量恢复型电路的低功耗实现方案,采用两相CPAL (complementary pass-transistor adiabatic logic)四级缓冲电路进行初步仿真比较,选出两个最佳方案进一步进行SRAM的设计。 然后介绍32×32位能量恢复型存储器的总体架构,各部分的电路结构、功能以及存储器的操作时序;采用TSMC 0.18μm CMOS工艺对该结构进行了全定制设计,为了证明该电路结构在功耗方面的优越性,对相同结构的CMOS SRAM也用全定制设计实现;后仿结果表明,CPAL SRAM能够正确地实现逻辑功能,并且与CMOS SRAM相比节约了73%左右的功耗。 最后以能量恢复型CPAL SRAM电路作为对象,探索研究了基于双阈值法、沟道长度偏置技术和近阈值法的三种低功耗技术,从而提出了适合于能量恢复型CPAL SRAM电路的三种低功耗实现方案,用HSPICE软件在100nm以下的工艺下进行仿真;结果表明:设计的三个电路均能进一步降低SRAM的功耗;它们由于实现方法简单、低功耗效果明显,具有实际应用价值。
【学位单位】：宁波大学
【学位级别】：硕士
【学位年份】：2011
【中图分类】：TP333
【部分图文】：

(a)地址译码器电路图(b)地址译码器版图图4.7 地址译码器4.4 读/写驱动及灵敏放大器由于从存储单元上读出的数据 RBL 和 RBLB 的电压差较小，远远达不到“0”和“1”的幅值标准吗，这样的输出数据是无法辨认的。灵敏放大器最基本的作用是将位线上小的电压差放大成标准的“0”和“1”。如图 4.8 所示，灵敏放大器由两个背靠背的反相器构成，其正反馈的结构可以实现很高的放大速度。一个灵敏放大器连接一列存储单元，进行读操作时，这一列中某个存储单元的读字线有效时，该单元存储的数据在两根位线上产生了微小的电压差[34]，灵敏放大器开始工作。灵敏放大器的功能是把位线上的微小电压差放大到逻辑电平

读写驱动

图4.13 32×32 位CPAL SRAM 整体版图没有包含电路的附加电容电阻等信息。为了更准确取了版图的寄生电容以及电阻等参数以后，放在 Wi行了后仿验证，其功能波形如图 4.14，时钟 clk 频率
【参考文献】

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本文编号：2838930