低功耗浮点乘法部件的研究与设计

发布时间：2020-10-17 04:02

　　 随着集成电路制造工艺水平和计算机体系结构水平的不断进步,处理器设计技术得到迅速发展,SoC的时代已经来临。乘法运算作为处理器算术运算中的一个基本操作,得到了广泛应用;乘法器具有面积大、延迟长、功耗高的特点,特别是浮点乘法部件。如何从结构设计,门级电路设计,以及物理设计等方面优化乘法器的设计成为广泛关注的问题。 本文结合龙芯1号处理器浮点乘法运算部件的设计工作,综合延迟、面积和功耗三个方面系统地研究了乘法部件的各个过程,从结构设计的角度提出优化设计方法。以下是本文的主要贡献与创新点: 1.编码是快速乘法运算的基础;考虑到编码结果对乘法电路翻转概率的影响,本文提出了一种改进低功耗Booth编码方法,该方法相比传统的Booth编码方法,在适当增加延迟和面积的条件下可以有效降低功耗。 2.乘法的两个操作数是可交换的;选择适合编码的操作数来作为编码对象将有利于乘法的进行。本文提出了一种根据操作数的数位分布动态调整编码的方法,该方法通过分析两个操作数,从中选择更为适合编码的操作数进行编码,通过动态调整编码对象,达到优化功耗的目的。 3.部分积累加的过程是乘法运算中占用资源最多的一个部分。对于部分积消减机制的研究经历了由局部到全局的过程。本文提出了一种新的部分积消减树生成算法。该算法与现有算法相比具有如下特点:通过协调进位与和之间的关系,达到全局的延迟最优;通过加入平衡路径的考虑,减少了不必要的翻转。 4.基于上述研究结果,本文提出了一种符合IEEE-754浮点运算标准的双路浮点乘法结构,该结构将传统的全规模乘法结构和半规模结构的特点结合起来,根据不同的浮点乘法指令可以动态地调用两棵乘法子树中的一棵或者全部,既可以达到缩短延迟的目的,又可以有效地降低功耗。 5.针对不同的应用领域,需要采用不同的乘法器结构。本文最后还提出了一种可配置的定点乘法器的设计方法。可以针对乘法器应用的不同领域给出相应结构。适用于处理器IP核可配置设计方案。
【学位单位】：中国科学院研究生院（计算技术研究所）
【学位级别】：博士
【学位年份】：2005
【中图分类】：TP332
【文章目录】：
摘要
Abstract
第一章 前言
    1.1 研究背景及选题的意义
    1.2 国内外研究现状
    1.3 课题来源
    1.4 论文主要创新点
    1.5 文章结构
第二章 浮点乘法器的低功耗设计
    2.1 浮点乘法部件的重要性
    2.2 低功耗研究背景
        2.2.1 低功耗与工艺发展的大致关系
        2.2.2 CMOS 中的能量消耗
        2.2.3 功耗和能量的区别
    2.3 降低功耗的方法
        2.3.1 系统级
        2.3.2 行为级
        2.3.3 RTL 级
        2.3.4 门级
        2.3.5 晶体管和物理级
    2.4 研究方法及实验平台
        2.4.1 研究对象
        2.4.2 研究方法
        2.4.3 本文采用实验平台的情况
    2.5 本章小结
第三章 编码方式的低功耗研究
    3.1 背景知识
        3.1.1 点阵图
        3.1.2 非Booth 编码
        3.1.3 Booth2 编码
        3.1.4 Booth3 编码
        3.1.5 更高基的编码方式
    3.2 Booth2 编码和4:2 压缩器的比较
        3.2.1 分析
        3.2.2 实验
        3.2.3 结论
    3.3 通过改进Booth 编码来降低乘法器的功耗
        3.3.1 对改进Booth 编码编为零的优化
        3.3.2 平衡Booth 编码路径延迟
        3.3.3 改进低功耗Booth 编码
        3.3.4 实验
        3.3.5 结论
    3.4 本章小结
第四章 动态调整编码的方法
    4.1 引言
    4.2 检测数位连续不变的方法
        4.2.1 判断尾0 的个数TOD
        4.2.2 Bypass 路径
    4.3 实验分析
        4.3.1 测试程序分析
        4.3.2 实验结果
    4.4 本章小结
第五章 部分积消减机制
    5.1 规则型拓扑结构
        5.1.1 迭代结构
        5.1.2 阵列结构
        5.1.3 树型结构
    5.2 不规则型拓扑结构
        5.2.1 Wallace 树结构
        5.2.2 TDM 结构
    5.3 全局部分积消减机制
        5.3.1 基于区域划分的设计思路
        5.3.2 算法
        5.3.3 实验分析
    5.4 本章小结
第六章 双路乘法器及其扩展
    6.1 引言
    6.2 新型浮点乘法结构
        6.2.1 双路浮点乘法器的结构
        6.2.2 双路浮点乘法器的基本算法
        6.2.3 双路浮点乘法器的基本流程
    6.3 实现
        6.3.1 FPGA 验证
        6.3.2 不同乘法器结构的比较
    6.4 浮点乘法器中的门控分类
        6.4.1 门控信号的分类
        6.4.2 门控逻辑
        6.4.3 浮点乘法器中的门控方法
    6.5 本章小结
第七章 定点乘法器的优化设计方法
    7.1 引言
    7.2 串行乘法器
    7.3 全规模定点乘法器
    7.4 测试程序分析
    7.5 半规模乘法器
        7.5.1 16 位、32 位检测办法
        7.5.2 对操作数进行预处理，来提高乘法执行效率
    7.6 实验结果
        7.6.1 实验1：纵向比较
        7.6.2 实验2：横向比较
    7.7 本章小结
第八章 结束语
    8.1 本文的工作和主要贡献
    8.2 进一步的工作
参考文献
致谢
作者简历

【引证文献】

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1 吴军;吁少锋;来昂;;FPGA乘法器在电能集中采集系统中的应用[J];江西理工大学学报;2009年06期

2 张喆;张盛兵;黄小平;;一种新颖的向量基-8布斯乘加器的设计[J];微电子学与计算机;2010年11期

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2 傅毅;基于FPGA的嵌入式系统的研究及设计[D];江南大学;2007年

3 江国范;异质媒体双发射处理器的设计研究[D];浙江大学;2008年

4 周德金;32位高速浮点乘法器设计技术研究[D];江南大学;2008年

本文编号：2844243