基于Nios的SOPC技术的多DSP嵌入式系统设计

发布时间：2020-10-19 08:30

　　 随着微电子技术的不断发展和现场可编程逻辑门阵列FPGA(Field Programmable Gate Array)技术的不断提高,片上可编程系统SOPC(System On a Programmable Chip)技术逐渐成为嵌入式系统技术发展的新方向。 在实时图像处理、雷达信号处理、软件无线电、电子对抗、3G数值仿真计算中,要求嵌入式系统具有数据处理能力强、数据吞吐量高以及多任务实时处理功能。因此,单DSP无法满足实时性和高速运算的要求,往往需要多个DSP进行协同处理。 论文利用在FPGA上实现的SOPC和DSP的QDMA特点,设计并实现了多个DSP处理的嵌入式系统,该嵌入式平台有如下主要特点: (1)可重构性强:利用FPGA的可重构性,设计者可以不断地在硬件平台的基础上根据需求进行重构设计和升级设计,而无需更改任何硬件。 (2)对外高速通信接口:系统提供一个64-bit数据宽度,200MHz接口时钟,12根信号控制线的对外高速通信接口。此接口不仅使系统很方便与别的系统进行高速数据传输,而且还可以使两个本系统很简单的对接起来,构成更强大的多DSP嵌入式系统结构。 (3)处理能力强:平台总处理能力最高达64000MIPS(百万条指令/每秒)。论文将实现的硬件平台作为B超胎儿性别部位屏蔽算法的处理平台,并给予验证。试验结果表明,设计的系统,其工作性能稳定,数据处理能力强;适用于高端的雷达信号处理、电子对抗、高端图像处理等领域。 课题分硬件和软件两部分,系统硬件设计是本论文的任务。 论文围绕Nios SOPC技术和DSP处理芯片TMS320C6416T进行系统设计,主要分为四个部分:首先介绍了SOPC技术和美国Altera公司的Nios CPU架构及其总线结构,以及SOPC的EDA工具、硬件描述语言。其次,简单介绍了DSP TMS320C6416T处理器的特点、内部结构和对外的各种接口以及其它资源。再次,详细介绍了基于Nios SOPC技术的多DSP嵌入式系统硬件平台的各个模块设计。最后,简要介绍了硬件平台作为B超胎儿性别部位屏蔽的算法处理平台,并给出了测试结果。
【学位单位】：南昌航空大学
【学位级别】：硕士
【学位年份】：2008
【中图分类】：TP368.11
【部分图文】：

图 2-1 Nios II 内核功能单元[6](4) Memory & I/O Organization(存储器和I/O组织)Nios II 处理器系统的存储器和 I/O 端口是可配置的，且每个具体的 Nios II 系统存储器和I/O端口配置方案都不一样，但都是通过以下方式来访问存储器和I/O端口：1)指令总线主端口；2)指令缓存；3)数据总线主端口；4)数据缓存；5)紧耦合指令存储器和数据存储器端口。图 2-2 是一个 Nios II 处理器系统存储器端口和 I/O 端口组织的例子。(5) Instruction & Data Buses(指令总线和数据总线)Nios II 处理器采用指令总线和数据总线分离的哈佛结构，其指令总线和数据总线都是用 Avalon 总线主端口来实现的。指令主端口连接到程序存储器，而数据主端口连接到数据存储器以及其它外设。指令主端口所执行的唯一操作就是为 Nios II 处理器取指令。数据主端口执行功能有：存储器或外设读/写数据以及从中断向量表中取出中断向量。

图 2-2 Nios II 系统存储器和 I/O 组织[6](6) Cache Memory(高速缓存)Nios II 处理器支持指令高速缓存和数据高速缓存。高速缓存是由 FPGA 片内的存储单元实现，集成在 Nios II 处理器核的内部，可由用户自行配置。(7) Tightly Coupled Memory(紧耦合存储器)紧耦合存储器由 FPGA 片内 Ram 来实现。设计者可以为 Nios II 系统配置多个紧耦合存储器，每一个紧耦合存储器都在 Nios II 处理器上有一个独立的主端口，并连接到一个外部存储器上。(8) JTAG Debug Module (JTAG 调试模块)和 Reset Signals(复位信号)2.2.3 可配置的软核嵌入式处理器的优势(1) 提供合理的性能组合：使用 Altera Nios II 处理器和 FPGA，设计者可以创建一个在处理器、外设、存储器和 I/O 接口方面的完美方案。选择如下：1)三种处理器内核；2)超过 60 种 SOPC Builder 配备的内核；3)无限的 DMA 通道组合；4)可配置的硬件及软件调试特性。

NiosII定制指令[6]
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本文编号：2846974