浮点乘加部件流水站中关键模块的全定制设计

发布时间：2020-10-22 04:13

　　 浮点乘加部件的结构复杂,逻辑延时较大,是高性能微处理设计中的主要瓶颈之一,如何更好更快的实现浮点融合乘加,对提高处理器性能来说,具有很重要的意义。传统上的半定制实现方式已经不能够满足越来越高的主频要求,在半定制设计基础上对关键路径上的算术逻辑部件进行有选择的全定制设计,是很有效的解决方式。 本文主要研究了在半定制实现浮点乘加主要功能的前提下,一些关键路径上的逻辑模块的全定制设计方法。文章从逻辑结构、电路参数、物理版图等多个层次进行了设计和优化,在0.13μm工艺下实现了两种不同要求的高性能移位器,论文的研究成果主要有以下几方面: 一、在半定制设计方面,采用新的三操作数的打头零预测算法,该算法减少了逻辑级数,改善了延时较大的前导零预测模块的性能,具有较好的综合性能; 二、全定制实现了浮点乘加部件规格化通路中的162位移位器和非规格化通路中的54位移位器,采用先理论分析,手工计算负载,确定晶体管尺寸,然后再在电路中通过静态时序分析精确调整相结合的方法对电路进行了优化,达到较好的结果; 三、最差情况下,两个移位器的版图最大延时分别为0.75ns和0.55ns,平均功耗分别为19.986mW和0.916mW,版图面积分别为0.03392mm~2和0.00557mm~2,达到了较小的延时、功耗和面积,也完成了预期的目标。
【学位单位】：国防科学技术大学
【学位级别】：硕士
【学位年份】：2008
【中图分类】：TP332
【部分图文】：

图4.4pmos电平恢复电路建移位网络则从一定程度上避免了上述问题。虽然相，而积也就有很大增加，但不需要电平恢复电路，只的延时即可。然而如前面对移位器结构的叙述，在数传输门的串联(三级移位网络)，并不存在很长的门:来减小负载带来的巨大延时，而且由于管子数量的增重，后面将会详细讨论。一级移位为二一选一开关网络，由移位量的最低一位及四选一，第三级十一六选一，分别由移位量的中l司两位要设训一2一4和4一16的译码器。在传统的cmo:电路将待译码的两位数据各自取反，再两两相与非再取反计采用了伪n-Ino:电路搭建的或非逻辑实现译码。

图4.4pmos电平恢复电路门来搭建移位网络则从一定程度上避免了上述问题。虽然相对来了一倍，而积也就有很大增加，但不需要电平恢复电路，只要间输门链的延时即可。然而如前面对移位器结构的叙述，在数据通过三个传输门的串联(三级移位网络)，并不存在很长的门链。bufl’e:来减小负载带来的巨大延时，而且由于管子数量的增加带是很严重，后面将会详细讨论。器，第一级移位为二一选一开关网络，由移位量的最低一位及其取反第二级四选一，第三级十一六选一，分别由移位量的中l司两位和高此，需要设训一2一4和4一16的译码器。在传统的cmo:电路中，译码，将待译码的两位数据各自取反，再两两相与非再取反得到，本设计采用了伪n-Ino:电路搭建的或非逻辑实现译码。

国防利·技人学研究生院学位论文稳定性较差，最重要的存在静态功耗，另外，对作为上拉器件的p管与下拉的要求非常严格，在进行电路设计的时候发现，如果其尺寸一比例调整不好，可能无法工作，而且对伪nmos器件来说，p管尺寸越大，整个器件的延时就越小，，静态功耗就越大，同时，也越难以把输出节点拉低到低电平(GND)。样也就大致确定了移位器的各部分的电路结构，但是，在实际设计中，还有一需要推敲的地方。两个问题:先，到底在这个移位器中，译码器使用哪种电路形式实现相对较好?虽说对译要求较高，但对其驱动能力也有较高的要求，因为毕竟一个译码后的信号需要(传输门网络)个晶体管的栅电容，负载非常的大，这也是大位宽移位器设计的问题，如何提高驱动能力特别是译码器的负载能力。伪nm0s译码器牺牲了耗给整个电路带来的性能和面积的改善比起其它电路实现形式是否值得，这个一步的设计中去对比实验。
【引证文献】

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1 翟恒峰;基于LS-SVM雷达目标识别算法的FPGA设计[D];电子科技大学;2012年

本文编号：2851078