通信SoC芯片DDR3控制器的设计与验证

发布时间：2020-11-03 13:31

　　 在计算机系统中,存储器是非常重要的部件,因为存储器的存在,计算机拥有了“记忆”功能,才能够正常工作。在众多类型的存储器中,由于系统在工作时会将外部存储的数据放入内存中运行,因此内存对系统的性能有着决定性作用。近些年来随着大数据和人工智能的兴起,为了能够快速且高效地处理海量数据,需要不断增加内存容量和频率。内存控制器决定了芯片能够支持的内存类型,并且将访存请求转换为满足内存协议要求的命令格式,所以研究内存控制器对提升系统性能有着十分重要的意义。论文研究了通信SoC芯片的结构,对芯片设计过程中所应用到的技术进行深入的分析,其中包括SoC技术和AMBA总线协议规范,同时研究DDR3 SDRAM的结构与工作原理。为了满足芯片存储数据的需求,通过对芯片结构和DDR3协议的分析,提出了一种支持AXI总线接口的DDR3 SDRAM内存控制器设计方案。设计的控制器针对不同应用场景可以灵活配置。首先将控制器分为协议控制层和物理层。协议控制层由访问接口模块、配置接口模块、初始化模块、指令重排序模块、非读写指令产生模块、指令控制模块、数据处理模块、DFI接口模块组成,分别对这些模块的功能进行分析然后使用硬件描述语言设计内部逻辑。为了降低控制器的设计难度并减少设计周期,内存控制器的物理层采用基于IP的方式直接与协议控制层互连。然后在搭建的SoC验证平台上对内存控制器进行虚拟原型验证和FPGA原型验证。最后对仿真结果进行了分析,确保所设计的控制器功能正确。设计的控制器一定程度上提高了读写效率。通过分析内存工作原理,在访问内存时,控制器缓存来自总线的访存请求,之后与Bank状态表以及排序队列中先前缓存的命令进行比较,根据比较结果对当前入队命令进行重新排序,以此来提高读写效率。考虑到高频率读写操作过程中数据有可能出现错误,设计增加校验位的方式实现检错纠错的功能。控制器在FPGA原型验证中,由于控制器中的物理层无法综合,所以使用了Xilinx PHY替换控制器中的PHY进行验证工作,但是Xilinx PHY不支持DFI接口,因此设计了DFI2PHY协议转换模块,为以后进行内存控制器的FPGA原型验证提供了参考。经过验证,控制器能够成功访问DDR3-800和DDR3-1066两种类型的内存芯片,满足通信芯片对数据存储管理需求。
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TP333;TN47
【部分图文】：

从设备向主设备返回响应信息，BRESP 信号是 OKAY 状态表示整个写传输被正确接收，同时写操作结束。图2.4 写操作时序图AXI 读操作与写操作流程基本相同，先向从设备发送地址和控制信息，从设备成功接收后通过读数据通道向主设备返回读数据和响应信息，最后一次读数据发出的同时 RLAST 信号有效表示此次读数据已传输完成。读操作时序如图 2.5 所示，

西安电子科技大学硕士学位论文10图2.5 读操作时序图（2）APB 总线协议APB 总线协议是针对低速设备所设计的总线协议，用于集成 UART、I2C 等对带宽要求不高的模块。采用 APB 总线配置控制器中的寄存器。在控制器的设计与验证过程中，需要掌握每组信号的含义。APB 总线的信号描述如表 2.2 所示。表2.2 APB 信号描述信号名 信号源 信号描述PCLK 时钟复位模块 时钟信号PRESETn 时钟复位模块 复位信号PADDR[31:0] 主设备 地址总线PSEL 主设备 从设备选中信号，高电平表示有效选中，低电平表示无效。PENABLE 主设备 传输有效信号PWRITE 主设备 传输有效时，高电平表示写操作，低电平表示读操作。PRDATA 从设备 读数据信号PWDATA 主设备 写数据信号PREADY 从设备从设备准备就绪信号，高电平表示准备就绪，低电平表示未准备就绪。PSLVERR 从设备 APB 从设备报错信号系统初始状态为 IDLE 状态，此状态下无任何操作，同时未选中任何模块。当一次操作发起时，PSELx=1

SETUPPSELx=1PENABLE=0ACCESSPSELx=1PENABLE=1PREADY=1&&无传输请求PREADY=1&&传输请求PREADY=0图2.6 APB3.0 传输状态跳转图.0 无等待的写操作时序如图 2.7 所示。图中 T1 至 T2 周期为 S期为 ACCESS 状态。T1 时刻 PSEL 信号拉高，并在 T2 时钟上态机进入 ACCESS 状态。在 ACCESS 状态中 PENABLE 信号主设备检测到 PREADY 信号有效，则此次传输完成。地址、传输过程中保持不变。
【参考文献】

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1 张跃玲;张磊;汪健;王镇;;FPGA的验证平台及有效的SoC验证方法[J];单片机与嵌入式系统应用;2016年03期

2 陈宏铭;钟昌瑾;;基于AXI总线高效能DDR3控制器IP软核的硬件实现[J];中国集成电路;2015年12期

3 张丽媛,章军,陈新华;三种SoC片上总线的分析与比较[J];山东科技大学学报(自然科学版);2005年02期

4 李飞,张志敏,王岩飞;错误检测与纠正电路的设计与实现[J];单片机与嵌入式系统应用;2003年02期

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1 史江义;基于IP核的SOC设计关键技术研究[D];西安电子科技大学;2007年

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1 聂小龙;DDR3 SDRAM控制器与PHY的设计与仿真[D];山东大学;2017年

2 郑晓荫;DDR存储系统访存性能的解析建模与验证[D];东南大学;2016年

3 刘奕蒲;基于CoreConnect总线的DDR3控制器设计与验证[D];西安电子科技大学;2016年

4 董岱岳;基于FPGA的DDR3 SDRAM控制器设计[D];山东大学;2015年

5 佘颜;基于DDR3控制器的高速存储接口系统的设计与验证[D];西安电子科技大学;2015年

6 程仁涛;基于FPGA的DDR3控制器的设计[D];哈尔滨工程大学;2015年

7 马志超;DDR3控制器的设计与验证[D];西安电子科技大学;2013年

8 王正宇;DDR3内存控制器的IP核设计及FPGA验证[D];兰州交通大学;2012年

9 王宏燕;高性能CPU存储控制器优化设计[D];国防科学技术大学;2012年

10 赵云颋;可配置的AES算法IP核研究与实现[D];北京交通大学;2011年

本文编号：2868642