纳米GHz级CAM全定制设计

发布时间：2020-11-21 13:29

　　 微处理器内核关键路径上TLB由Data阵列和Tag阵列组成。Data阵列由SRAM实现,而Tag阵列通常由CAM实现。CAM通过并行快速匹配支持TLB加速虚实地址转换。因此,CAM的速度对微处理器性能产生深远影响。采用全定制方法设计的CAM速度快、面积小,具有广泛的应用价值和重要的实践意义。 本文的主要贡献和创新点有: 优化了双匹配线结构设计。将分级匹配线的思想引入双匹配线结构,与原有结构相比,匹配操作获得更快的速度; 优化了译码器设计。用两3-8译码器实现一个6-64译码器,两3-8译码进行预译码,并且实现的6-64译码器采用分割字线的方式两边驱动字线,均衡字线负载,提高译码速度; 全定制实现了满足TLB性能要求的高速CAM。CAM的读和写操作在时钟正周期进行地址译码,时钟负周期进行测试读和数据写;匹配操作在时钟正周期进行。版图后模拟结果表明,最差情况下,读操作时间为688ps,写操作时间为645ps,匹配操作时间为382ps;版图面积0.11mm2。 本文还基于65纳米CMOS工艺,研究了CAM位单元的容软错技术,提出了两种具有容软错功能的CAM位单元,实验表明这两种CAM位单元具有较强的容软错效果。
【学位单位】：国防科学技术大学
【学位级别】：硕士
【学位年份】：2010
【中图分类】：TP333
【文章目录】：
摘要
ABSTRACT
第一章 绪论
    1.1 课题研究背景
    1.2 国内外相关研究
    1.3 课题研究内容
    1.4 课题主要创新工作
    1.5 文章组织
第二章 CAM研究及总体设计
    2.1 CAM位单元研究
    2.2 CAM匹配线结构研究
    2.3 CAM总体设计
        2.3.1 CAM工作时序
        2.3.2 CAM总体结构
    2.4 本章小结
第三章 CAM电路设计与验证
    3.1 匹配线结构设计
    3.2 基本位单元设计
    3.3 匹配驱动电路设计
    3.4 译码器电路设计
    3.5 读写电路设计
    3.6 控制信号电路设计
    3.7 其它电路设计
    3.8 整体电路模拟
    3.9 本章小结
第四章 CAM版图设计与验证
    4.1 全定制版图设计流程
    4.2 版图布局规划
    4.3 CAM版图设计
    4.4 CAM版图验证
    4.5 CAM版图模拟
    4.6 版图后验证
    4.7 本章小结
第五章 CAM容软错技术研究
    5.1 软错误原理
    5.2 CAM位单元的软错误评估
    5.3 容软错CAM单元的设计
    5.4 容软错CAM单元验证
    5.5 本章小结
第六章 总结与展望
    6.1 课题工作总结
    6.2 工作展望
致谢
参考文献
作者在学期间取得的学术成果

【引证文献】

相关硕士学位论文 前1条

1 赵亚丽;半定制与全定制混合流程时钟网络设计[D];国防科学技术大学;2011年

本文编号：2893073