2133Mb/s DDR3存储接口的物理设计

发布时间：2020-12-08 06:57

　　在40nm工艺下完成了一款高性能DSP芯片中DDR3存储接口的物理设计,提出并实现了DDR3存储接口的布局规划、时钟树和时序收敛方法.在布局规划阶段,综合考虑了面积、时序等因素,确定了DDR3的布图形状大小以及内部宏单元、IO单元的规划;在时序收敛阶段,分析了DDR3的时钟和路径结构,并针对关键路径进行精细的手工规划,提出并实现了自动化skew检查脚本框架,成功将各个PHY域内总线的偏差控制在40ps以内.实验结果表明,此设计达到了频率533 MHz、最大数据率2 133 Mb/s的目标. 

【文章来源】：微电子学与计算机. 2017年07期 第79-83页 北大核心

【文章页数】：5 页

【文章目录】：
1 引言
2 DDR3存储接口的布局规划
    2.1 布图形状规划
    2.2 DDR3宏单元的规划
    2.3 Bump与IO的规划
3 DDR3存储接口的时钟树设计与时序收敛
    3.1 DDR3存储接口的时序要求
    3.2 DDR3时钟树的规划
    3.3 DDR3的时序收敛
4 设计结果与分析
5 结束语


【参考文献】：
期刊论文
[1]基于SMIC40LL工艺的DDR物理层IP设计[J]. 戴颉,张浩,杜丽,王强,孔亮.  中国集成电路. 2013(08)

硕士论文
[1]DDR3存储控制器的设计与实现[D]. 彭陈.国防科学技术大学 2014
[2]高性能DDR3存储控制器的研究与实现[D]. 万轶.国防科学技术大学 2008



本文编号：2904666