高可靠静态存储器研究

发布时间：2020-12-13 00:51

　　本文设计了容量为4K*8的同步双端口随机静态存储器（SRAM-Static Random Access Memory）。在设计中采用了预充电及平衡技术,分段译码等技术。整个电路包括存储阵列、译码电路、时钟及控制电路、敏感放大器、数据输入输出电路,预充电路等部分。在SRAM的设计中着重考虑了提高SRAM可靠性和单粒子翻转的能力。本文分析了单粒子辐射对集成电路可靠性的影响,特别是对SRAM存储器的影响。建了粒子冲击的形成的瞬态电流的方程。利用VerilogA语言建立单粒子形成的瞬态电流模型比较分析了现有的高可靠的存储单元的性能。根据分析结果和现有工艺要求,设计了高可靠的静态存储单元。使用了HSpice仿真存储器的电路功能和抗干扰能力。结果显示高可靠的存储器在节点受到辐射产生10pC电荷影响下仍能够正确的工作。高可靠的存储器在工作频率、时序、功耗等方面同通用型的存储器相同,达到了设计目标。 

【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校

【文章页数】：66 页

【学位级别】：硕士

【部分图文】：

图2-1双端口SRAM的结构框图

哈尔滨工业大学工学硕士学位论文2.2 时钟及控制信号的设计双端口的同步静态存储器的两个端口分别工作在两个独立的时钟信号域。SRAM 的时钟信号是由外部引入的，外界的时钟信号的占空比并不是确定的。而我们在 SRAM 的内部读、写均在时钟的控制下进行了。时钟的高电平时SRAM 进行数据读写。如果时钟的占控比较大即时钟的高电平的时间较长，则有可能在时钟高电平的时候，输入地址信号发生改变从而有可能有多个存储单元被读写。在实际的应用过程中我们通过一组反向器和传输们的延迟来精确控制时钟在高电平的时间。具体的仿真波形如图 2-2 所示。

WLB 两条字线。其双端口的读写是独立的，因此可以大大提高读写数据的速度。图２-３ 双端口 SRAM 存储单元Figure.2-3 Dual-port SRAM Cell双端口的器件能够同时访问（读取或写入）存储器阵列，因而双端口RAM 的器件能以两倍于单端口 SRAM 的速率访问数据。存储器带宽的定义为：给定时间内可通过器件访问的数据量。通常单位为Mbps。带宽的主要组成部分为I/0 速度、接入端口宽度以及存储器可用的接入端口数量。由公式(2-1)可计算出带宽[ 14]：带宽＝I/O 速度×接入端口宽度×接入端口数 (2-1)显然，接入端口带宽和接入端口数所决定 SRAM 性能时与时钟频率同样重要。双端口 RAM 实现了早先器件所无法实现的大量应用。双端口 RAM 还支持每个端口上完全独立的时钟域，这就将端口的功能、存取和寻址与其相连的器件分离。这种灵活性使得双端口 RAM 能够在完全不同的时钟域内实现数据的无缝缓冲，并简化了接口器件的优化工作。由于双端口可在两种不同时钟域内灵活操作，因此给系统带来的实际利益可能大大超出两倍速度的范畴。双端口的 SRAM 高数据吞吐率使它主要用做- 8 -

【参考文献】：
期刊论文
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本文编号：2913573