X微处理器高可靠低功耗SRAM的研究与设计实现

发布时间：2021-01-07 20:15

　　随着微电子技术的飞速发展,为了提高系统芯片（SOC）的性能,都会在SOC内嵌各种存储器,尤其是静态存储器（SRAM）,嵌入式SRAM由于兼容标准的CMOS工艺成为嵌入式存储器设计的首选。SRAM的存储单元阵列不论在芯片面积还是系统功耗上都占有非常大的比重,所以SRAM的性能和功耗决定了整个嵌入式系统的性能和功耗。由此可见,在SOC系统中设计高性能、低功耗、面积小、可靠性高的SRAM是至关重要的。针对SOC系统的要求,评估各项性能参数,在满足系统要求的基础上设计功耗低、速度快、面积小和可靠性高的SRAM是最优化的设计方案。本文用全定制的设计方法在0.25μm CMOS工艺下设计了一款高可靠低功耗的56K（512×16bit）SRAM,工作频率为100MHZ,单体SRAM芯片面积为4.78mm²,数据访问时间1.38ns,最大读写功耗为96.49mw。论文采用字线分割/位线分级、三级静态CMOS译码、自定时等方法降低SRAM功耗,使SRAM功耗比常规SRAM降低25%以上。论文采用裕度设计方法使SRAM的性能达到军品标准（温度范围-55℃—125℃,电压范围VDD±1... 

【文章来源】：国防科技大学湖南省 211工程院校 985工程院校

【文章页数】：69 页

【学位级别】：硕士

【部分图文】：

存储体在SOC中面积功耗百分比

互LS文章的结构本文根据课题的进展共划分为六章，各章组织如下:第一章绪论:分析了课题研究的背景以及课题的意义，指出了课题研究的内容以及取得的成果，阐述了半导体存储器的分类和基本结构。第二章X处理器SRAM结构设计与电路设计:研究了半导体存储器设计的相关技术，研究了SRAM的分体结构设计技术以及各功能模块的电路设计技术以及低功耗设计方法，分析了影响SRAM成品率的因素，提出了提高成品率的改进设计方案。。第三章SRAM版图设计:研究了SRAM版图设计技术及布局布线理论，研究了SRAM版图验证理论。第四章SRAM验证仿真与测试:研究了SRAM电路级以及版图级仿真验证技术，研究了工艺环境频率条件的改变对SRAM功能和性能的影响。

为了降低字线的功耗，Yoshimoto等人提出了字线分割技术(DWL一 DividedWord Line)122]l23][24]。利用这种技术将很长的字线分割成若干部分，用多级译码的方式选中某段字线。如图2.4所示:卜一预译码一十-一一最终译码一叫几 几几 lll图2.4字线分割技术此设计中一根全局字线又分隔成八根局部字线，因此单根字线的能量减少到原来的l/8。2、分级位线l州嘟攀8选一开关抨︸l卿一︸!抨︸l卿︸︸!缨︸!卿︸一l鳄︸l斟︸︸l图2.5一位位线分级结构


本文编号：2963173