FT-异构多核DSP高速高效性能二级Cache/RAM的设计优化与验证

发布时间：2021-01-22 04:03

　　DSP是一款具有数字信号处理能力的微型处理器芯片，在当今的数字处理系统中起到关键的作用。当前，DSP已经在国防军事、家庭电器、工程控制、移动通信等很多领域应用广泛。近几年，DSP的发展非常迅速，在各方面的得到了很好的应用，关于它的性能要求也在逐渐提升，可遇到了像“存储墙”这样问题带来的发展瓶颈，为解决这类问题，我们采用多级Cache的结构。其中L2Cache起到连接片内Cache与片外存储的作用，L2Cache采用的是“Cache+RAM”的结构，所以设计一种高性能高效的L2Cache是非常必要的。X-QDSP是我所自主设计的一款高性能多核DSP芯片，其工作主频可达500MHz，采用超长指令集（VLIW）和片内多级存储体系结构。片上存储器总容量为4MB，其中二级存储器的总容量为1MB，每个DSP核256KB，采用了“Cache+RAM”这样可配置的结构，可以根据应用需要来调整L2Cache中RAM和Cache的大小比例。文章对高速高效性能的L2Cache进行了设计实现，并对其功能性能进行了测试验证，具体做了如下几方面：1)对当前Cache的一般性设计方法进行了分析，多方位论述了在DSP... 

【文章来源】：国防科技大学湖南省 211工程院校 985工程院校

【文章页数】：77 页

【学位级别】：硕士

【部分图文】：

TIC6000DSP结构图

国防科学技术大学研究生院工程硕士学位论文直接映射的结构；LIDCache的容量也为4KB，采用的是两路组相联的结构。二级存储器（L2）容量 192~256KB，程序和数据共享存储，用户可以将其配置成SRAM，或者 SRAM 和 Cache 按比例的组合, 可配置二级 Cache 的最大容量是64KB，配置方式与 X-DSP 单核芯片相同。

国防科学技术大学研究生院工程硕士学位论文其宽度为 32 位支持按字节操作。2 个 L2_CACHE_MASK 模块构成一个 64 位的逻辑体，4 个逻辑体按低位交叉组成整个数据体。Tag 体的 RA2_L2_TAG 模块也是由memory compiler 编译生成，其宽度为 18位，四路Cache分别由四个tag体模块控制。控制逻辑是控制L2行为的核心部件，可大致分为Cache行为处理、EDMA请求处理、控制寄存器维护和辅助处理等部分。Cache 行为的前期根据请求源和类型的不同又可以分为 L1P 读失效、L1D 读失效、L1D 替换回写、L1D 失效写等子模块，主要的控制行为由 L2_TagState_FSM 模块实现。辅助处理逻辑包块侦听及一致性维护逻辑，L2 Cache 数据的读取/写回控制逻辑——与EMIF的接口，L2 访问外设总线仲裁器等三个部分，下面将针对这些逻辑分别从正确性、兼容性和处理效率等方面进行论述。L2 控制逻辑按功能划分 8 个模块图 2.10：

【参考文献】：
期刊论文
[1]片上多处理器末级Cache优化技术研究[J]. 李浩,谢伦国.  计算机研究与发展. 2012(S1)
[2]面向CMP体系结构的二级CACHE替换算法设计[J]. 张骏,樊晓桠,刘松鹤.  小型微型计算机系统. 2007(12)
[3]一种嵌入式处理器的动态可重构Cache设计[J]. 张毅,汪东升.  计算机工程与应用. 2004(08)

博士论文
[1]同步数据触发体系结构多核处理器存储系统关键技术研究[D]. 郭建军.国防科学技术大学 2008
[2]利用程序分析和优化提高Cache性能[D]. 付雄.中国科学技术大学 2007

硕士论文
[1]“银河飞腾-DX”DSP高效二级cache的设计与实现[D]. 靳强.国防科学技术大学 2011
[2]YHFT-DX一级Cache控制器的设计优化与系统级验证方法研究[D]. 杨唤荣.国防科学技术大学 2010
[3]高性能DSP一级Cache缺失流水设计与实现[D]. 傅祎晖.国防科学技术大学 2009
[4]DSP高效片内二级Cache控制器的设计与实现[D]. 刘胜.国防科学技术大学 2008
[5]高性能DSP片内存储系统的局部优化设计研究[D]. 张丹瑜.国防科学技术大学 2004
[6]高性能DSP片内二级Cache控制器设计研究[D]. 程由猛.国防科学技术大学 2003



本文编号：2992512