一款8位Turbo-51的CPU软核的设计

发布时间：2021-03-01 12:49

　　本论文设计了一款8位CISC结构的Turibo—51的CPU软核。它的主要特点是：采用了哈佛体系结构，有两级流水线，单独的PC操作模块，与标准51的指令集完全兼容，每个机器周期用四个节拍clock实现，相对于传统的8051来说，没有浪费的时钟周期和存贮周期。在相同的时钟下，根据指令类型的不同，其指令执行速度要比传统8051快1.5至3倍。 本文采用自上而下的正向设计流程，重新安排了8051指令的执行时序，完成了CPU的系统结构划分，数据通道和控制逻辑设计，以及可综合RTL描述，仿真综合，FPGA验证等一系列的工作，完整地实现了软核的设计和验证。结果表明，该软核性能良好，功能正确，可以很容易作为一个嵌入式内核应用于各种专用集成电路中，实现系统的集成。 

【文章来源】：贵州大学贵州省 211工程院校

【文章页数】：79 页

【学位级别】：硕士

【部分图文】：

图3两级流水线

在芯片的验证实现这一章主要讲述芯片的TRL代码的编写、仿真，系统的验证和FPGA的实现。介绍了可综合TRL级的verligo代码的编写风格及实现，并在仿真中给出了四拍实现的部分指令的波形，如图6是用一个四拍实现的间接寻址(MOVA@形)的波形图，这条为单字节单周期指令，有两次读RAM一次写ACC的。从而验证了指令的每个机器周期的四拍的实现。证明了设计的逻辑功能与预期结果完全吻合，功能正确。图6、间接寻址波形图

以大大节省每个机器周期中的节拍数(。1ock)，从而加快指令的执行速度。标准51的指令操作时序的分析:图3一1为执行单周期指令的CUP时序，三种指令分别为单字节单周期指令、双字节单周期指令、单字节双周期指令，三者都在SIPZ期间由CUP取指令，即将指令代码读入指令寄存器，同时程序计数器CP加1;在同一个机器周期的S4期间再读第二个字节。其中单字节单周期在S4虽然也读操作码，但既是单字节指令，读的是已经是下一条指令了，故读后丢弃不用，CP也不加1，每种指令均在S6PZ结?

【参考文献】：
期刊论文
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本文编号：3057503