基于布局优化的USB TYPE-C接口芯片数字后端设计

发布时间：2021-03-28 15:13

　　随着集成电路设计水平与制造工艺的高速发展,芯片的集成度和时钟频率在不断的提高,由互连线上寄生参数引起的电源网络可靠性问题以及布线拥塞问题,给数字集成电路物理设计带来了更大的挑战。因此,一个合理的布图规划与布局是数字集成电路物理实现过程中保证芯片功能及其可靠性的重要环节。基于一款USB Type-C接口芯片的物理设计与实现,对芯片的布图规划和布局进行重点研究与优化。基于布图规划的理论,对该款USB Type-C接口芯片进行了布图规划,包括面积的设定、I/O单元布局、宏模块摆放、电源网络设计。对布图规划展开合理性分析,检查其电压降与电迁移。就存在的电压降和电迁移问题,采用了加宽电源环宽度、增加供电I/O单元数量的方法来减小电压降和电迁移。除此之外,还提出了一种非均匀阶梯型电源网络优化方法,来改善电源网络的电压降。在保证标准单元密度均匀以及布线拥塞度最优情况下,完成标准单元的摆放。以缓冲器为基本单元构建时钟树,并提出一种重要时钟优先综合的方法,从而减小时钟偏移和时钟单元面积。在SMIC 0.18μm工艺下完成了该款USB Type-C接口芯片的数字后端设计,电源的电压降由最初的23.55mV... 

【文章来源】：北京工业大学北京市 211工程院校

【文章页数】：63 页

【学位级别】：硕士

【文章目录】：
摘要
Abstract
第1章 绪论
    1.1 课题背景
        1.1.1 集成电路发展现状
        1.1.2 深亚微米工艺下的集成电路设计面临的挑战
    1.2 USB Type-C接口研究背景及课题来源
        1.2.1 USB Type-C接口研究背景
        1.2.2 课题来源
    1.3 论文组织结构
第2章 集成电路布局
    2.1 数字后端设计基本流程
    2.2 布图规划的基本理论
        2.2.1 布图规划的目标
        2.2.2 I/O单元布局
        2.2.3 宏模块的摆放
        2.2.4 电源网络规划
    2.3 布局的基本理论
        2.3.1 布局的目标
        2.3.2 布局的内容
        2.3.3 布局的评估
    2.4 本章小结
第3章 芯片布图规划的合理性分析
    3.1 宏模块位置合理性分析
    3.2 电源网络合理性分析
        3.2.1 电压降IR Drop
        3.2.2 电迁移EM
    3.3 布线资源分析
    3.4 本章小结
第4章 USB Type-C接口芯片数字后端设计
    4.1 USB Type-C接口芯片的建库
    4.2 USB Type-C接口芯片的布图规划
        4.2.1 芯片面积确定
        4.2.2 I/O布局
        4.2.3 宏模块摆放
        4.2.4 电源网络规划
        4.2.5 电源网络合理性分析
        4.2.6 电源网络优化
    4.3 USB Type-C接口芯片的标准单元摆放
        4.3.1 添加阱连接单元
        4.3.2 布局
    4.4 USB Type-C接口芯片的时钟树综合
        4.4.1 USB Type-C接口芯片的时钟结构
        4.4.2 时钟树综合方法选取
    4.5 USB Type-C接口芯片的布线
    4.6 USB Type-C接口芯片版图验证
        4.6.1 静态时序分析
        4.6.2 物理验证
        4.6.3 形式验证
        4.6.4 USB Type-C接口芯片版图
    4.7 本章小结
结论
参考文献
攻读硕士学位期间发表的学术论文
致谢


【参考文献】：
期刊论文
[1]USB Type-C与PD技术概述与应用[J]. 阮颐,宋清亮,王甲,张兵兵.  集成电路应用. 2017(04)
[2]深亚微米下芯片电源网络的设计和验证[J]. 樊俊峰,王国雄,沈海斌,楼久怀.  电子器件. 2006(04)
[3]科学产业化过程中的科研管理者——贝尔实验室的启示[J]. 阎康年.  国际经济评论. 1998(Z3)

硕士论文
[1]电力线载波芯片数字后端设计[D]. 王成龙.北京工业大学 2015
[2]基于EOC物理层芯片的时钟树综合设计[D]. 林晓.北京工业大学 2010



本文编号：3105776