一种支持现场纠错的时序容错寄存器
发布时间：2021-03-29 22:47
时序错误检测与纠正（EDAC）技术可以有效消除数字电路设计中的时序余量。针对传统EDAC电路面积和性能开销较大的问题,提出一种低功耗现场纠错的时序容错寄存器（ESCFF）。在传统寄存器基础上增加14个晶体管,通过检测主锁存器内部节点和输入端信号的差值获取时序错误信息,并利用时序借用完成现场实时纠错。基于SMIC 40 nm工艺,将该容错电路应用于国产自主设计的商用处理器CK802中,仿真结果表明:在0.6 V的工作电压下,相比没有容错功能的基准设计,能耗节省47.5%,性能提升16.7%;相比基于Razor-Lite的EDAC技术,面积减少4.5%,能效提升10.6%。
【文章来源】：传感器与微系统. 2020,39(08)CSCD
【文章页数】：4 页
【部分图文】：
ESCFF电路结构
对ESCFF在SMIC 40 nm工艺、0.6 V电压下进行HSPICE仿真，得到波形如图2所示。图中包含4种典型的时序场景:正常采样、时钟高电平期间输入数据D发生“1→0”跳变、时钟高电平期间输入数据D发生“0→1”跳变、时钟高电平期间输入数据D发生“0→1→0”跳变。在时钟信号为高电平期间，输入数据D发生电平跳变，则判定发生时序错误，将时序错误信号置为有效。以其中“1→0”跳变为例，阐述其工作原理。时钟信号CK为低电平期间，时序错误信号ERROR通过M6接到地。时钟信号CK被拉高后，输入数据D的初始值为“1”,M4截止;主锁存器内部节点FDN是D的反相，M5导通，此时ERROR处于浮空状态且保持低电平。当输入数据D发生“1→0”跳变时，M4导通;由于CK为高电平，主锁存器此时不通，节点FDN依然保持低电平，M5保持导通状态，因此ERROR会通过M4～M5接到电源，充电到高电平。ERROR信号被置为有效后，M7和M8导通，M9和M10截止，节点FDN根据输入数据D的变化，相应的发生“0→1”跳变。此时，M5截止，ERROR信号处于浮空的状态，依然保持高电平。直到时钟信号CK被拉低，M6导通，ERROR信号通过M6放电到低电平。
图3为基于ESCFF的容错系统结构。图4为基于时钟门控技术的系统级容错过程的时序说明。容错系统主要由三部分组成:时钟门控单元、ESCFF单元、多级动态或门及其复位电路。系统中的关键路径终点寄存器为ESCFF。所有ESCFF输出的时序错误信号ERROR连接到动态或门的输入端。图4 基于ESCFF的容错系统工作时序
【参考文献】：
期刊论文
[1]无线传感器网络低功耗设计综述[J]. 张大踪,杨涛,魏东梅. 传感器与微系统. 2006(05)
本文编号：3108334
【文章来源】：传感器与微系统. 2020,39(08)CSCD
【文章页数】：4 页
【部分图文】：
ESCFF电路结构
对ESCFF在SMIC 40 nm工艺、0.6 V电压下进行HSPICE仿真，得到波形如图2所示。图中包含4种典型的时序场景:正常采样、时钟高电平期间输入数据D发生“1→0”跳变、时钟高电平期间输入数据D发生“0→1”跳变、时钟高电平期间输入数据D发生“0→1→0”跳变。在时钟信号为高电平期间，输入数据D发生电平跳变，则判定发生时序错误，将时序错误信号置为有效。以其中“1→0”跳变为例，阐述其工作原理。时钟信号CK为低电平期间，时序错误信号ERROR通过M6接到地。时钟信号CK被拉高后，输入数据D的初始值为“1”,M4截止;主锁存器内部节点FDN是D的反相，M5导通，此时ERROR处于浮空状态且保持低电平。当输入数据D发生“1→0”跳变时，M4导通;由于CK为高电平，主锁存器此时不通，节点FDN依然保持低电平，M5保持导通状态，因此ERROR会通过M4～M5接到电源，充电到高电平。ERROR信号被置为有效后，M7和M8导通，M9和M10截止，节点FDN根据输入数据D的变化，相应的发生“0→1”跳变。此时，M5截止，ERROR信号处于浮空的状态，依然保持高电平。直到时钟信号CK被拉低，M6导通，ERROR信号通过M6放电到低电平。
图3为基于ESCFF的容错系统结构。图4为基于时钟门控技术的系统级容错过程的时序说明。容错系统主要由三部分组成:时钟门控单元、ESCFF单元、多级动态或门及其复位电路。系统中的关键路径终点寄存器为ESCFF。所有ESCFF输出的时序错误信号ERROR连接到动态或门的输入端。图4 基于ESCFF的容错系统工作时序
【参考文献】：
期刊论文
[1]无线传感器网络低功耗设计综述[J]. 张大踪,杨涛,魏东梅. 传感器与微系统. 2006(05)
本文编号：3108334
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