宽电压时序推测型SRAM存储阵列的设计
发布时间：2021-04-01 22:07
为满足片上系统（System on a Chip,SoC）的能效需求,低至近阈值区的宽电压静态随机存储器（Static Random Access Memory,SRAM）的设计在学术界引起了广泛的关注。存储阵列作为SRAM的关键模块,决定着SRAM的整体性能。随着电源电压降低,局部工艺波动导致电路需要的设计裕度越来越大,在近阈值区,过于悲观的设计裕度大大地增加了存储阵列的读出延时,SRAM的性能因此严重退化。时序推测方案能够在一定程度上降低过大的设计裕度对性能的影响,时序推测方案采用两次读出的方式,第一次读出为推测型读出,数据快速输出,用于降低存储阵列的延时,第二次读出为确认型读出,用于检错。现有的时序推测方案在近阈值区的检错延时过大,这限制了其在SoC芯片中的应用。本文提出了一种改进型的时序推测方案,该方案在推测型读出后通过快速调整灵敏放大器输入电压的极性实现快速检错,该方案可以大幅度降低存储阵列的读出延时,仿真结果表明:相比传统的读出方案,存储阵列的读出延时在低电压下（0.5V）和正常电压下（0.9V）分别降低了大约50%和10%。本文以时序推测型存储阵列为核心,基于TSMC 2...
【文章来源】：东南大学江苏省 211工程院校 985工程院校 教育部直属院校
【文章页数】：71 页
【学位级别】：硕士
【部分图文】：
锁存器的蒙特卡洛仿真波形
DETECT图 3-14 总线检测单元中的泄漏电流MOS 管的泄漏电流[37]的公式如下：0expGS THleakagetV VI InV （3.5）在式（3.5）中，I0代表 VGS=VTH时的 MOS 管电流，VGS代表 MOS 管的过驱动电压，VTH代表MOS 管的阈值电压，Vt=kt/q 叫做热电压。MOS 管的泄漏电流和阈值电压 VTH呈指数关系，阈值电压 VTH的变化会对泄漏电流的大小造成显著的影响。在先进工艺下，MOS 管存在短沟道效应（Short-Channel Effect，SCE）[38-39]，MOS 晶体管沟道越短，源漏区 PN 结耗尽层电荷在总的沟道区耗尽层电荷中的比例越大，使实际由栅极电压控制的耗尽层电荷减少，造成了 MOS 管的阈值电压随着沟道长度的减小而降低，即 MOS 管的阈值电压会随着沟道长度的增加而增加，MOS 管的沟道长度稍做增加，其泄漏电流可以大幅度降低。图 3-15 给出了不同沟道长度的 MOS 管对输出的影响（假定 VVDD 到 VSS 不存在直流通路，只存在漏电通路），仿真条件为 0.5V，FFG 工艺角，70℃。
SA0011…1100…BL BLB BL BLBSA图 3-19 存储单元的泄漏电流在灵敏放大器两次开启的间隔内，字线处在关断状态，但是存储单元的泄漏电流可能会影响位线的摆幅。一般情况下，同一条位线上存“0”和存“1”的存储单元数目各占 50%，两条位线上的泄漏电流几乎一致，因此位线摆幅不会受到影响。现考虑一种极端情况：假定位线上的 M 个存储单元全部存“0”，这样位线 BL 上存在泄漏电流，而位线 BLB 上不存在泄漏电流，因此位线的摆幅会受到泄漏电流的影响，如图 3-19 所示。图 3-20 给出了泄漏电流最大的 PVT 条件下（0.5V，FF 工艺角，70℃/0.9V，FF 工艺角，70℃）存储单元的泄漏电流对位线电压影响的仿真结果（仿真只需要考虑单个存储单元，单个存储单元的位线负载电容为 CBL/M，CBL代表整条位线的负载电容，M 为一根位线上存储单元的数目）。
【参考文献】：
期刊论文
[1]深亚微米集成电路设计中串扰分析与解决方法[J]. 马剑武,陈书明,孙永节. 计算机工程与科学. 2005(04)
[2]基于BSIM深亚微米级MOSFET短沟道效应建模和特征提取方法研究[J]. 赵阳,Parke Stephen,Burke Franklyn. 电子学报. 2004(05)
[3]门控时钟的低功耗设计技术[J]. 张永新,陆生礼,茆邦琴. 微电子学与计算机. 2004(01)
硕士论文
[1]基于28nm工艺低电压SRAM单元电路设计[D]. 关立军.安徽大学 2017
[2]宽电压SRAM灵敏放大器的研究与实现[D]. 高帅.东南大学 2016
[3]超大规模集成电路串扰问题的研究[D]. 常晓夏.北京邮电大学 2006
本文编号：3114034
【文章来源】：东南大学江苏省 211工程院校 985工程院校 教育部直属院校
【文章页数】：71 页
【学位级别】：硕士
【部分图文】：
锁存器的蒙特卡洛仿真波形
DETECT图 3-14 总线检测单元中的泄漏电流MOS 管的泄漏电流[37]的公式如下：0expGS THleakagetV VI InV （3.5）在式（3.5）中，I0代表 VGS=VTH时的 MOS 管电流，VGS代表 MOS 管的过驱动电压，VTH代表MOS 管的阈值电压，Vt=kt/q 叫做热电压。MOS 管的泄漏电流和阈值电压 VTH呈指数关系，阈值电压 VTH的变化会对泄漏电流的大小造成显著的影响。在先进工艺下，MOS 管存在短沟道效应（Short-Channel Effect，SCE）[38-39]，MOS 晶体管沟道越短，源漏区 PN 结耗尽层电荷在总的沟道区耗尽层电荷中的比例越大，使实际由栅极电压控制的耗尽层电荷减少，造成了 MOS 管的阈值电压随着沟道长度的减小而降低，即 MOS 管的阈值电压会随着沟道长度的增加而增加，MOS 管的沟道长度稍做增加，其泄漏电流可以大幅度降低。图 3-15 给出了不同沟道长度的 MOS 管对输出的影响（假定 VVDD 到 VSS 不存在直流通路，只存在漏电通路），仿真条件为 0.5V，FFG 工艺角，70℃。
SA0011…1100…BL BLB BL BLBSA图 3-19 存储单元的泄漏电流在灵敏放大器两次开启的间隔内，字线处在关断状态，但是存储单元的泄漏电流可能会影响位线的摆幅。一般情况下，同一条位线上存“0”和存“1”的存储单元数目各占 50%，两条位线上的泄漏电流几乎一致，因此位线摆幅不会受到影响。现考虑一种极端情况：假定位线上的 M 个存储单元全部存“0”，这样位线 BL 上存在泄漏电流，而位线 BLB 上不存在泄漏电流，因此位线的摆幅会受到泄漏电流的影响，如图 3-19 所示。图 3-20 给出了泄漏电流最大的 PVT 条件下（0.5V，FF 工艺角，70℃/0.9V，FF 工艺角，70℃）存储单元的泄漏电流对位线电压影响的仿真结果（仿真只需要考虑单个存储单元，单个存储单元的位线负载电容为 CBL/M，CBL代表整条位线的负载电容，M 为一根位线上存储单元的数目）。
【参考文献】：
期刊论文
[1]深亚微米集成电路设计中串扰分析与解决方法[J]. 马剑武,陈书明,孙永节. 计算机工程与科学. 2005(04)
[2]基于BSIM深亚微米级MOSFET短沟道效应建模和特征提取方法研究[J]. 赵阳,Parke Stephen,Burke Franklyn. 电子学报. 2004(05)
[3]门控时钟的低功耗设计技术[J]. 张永新,陆生礼,茆邦琴. 微电子学与计算机. 2004(01)
硕士论文
[1]基于28nm工艺低电压SRAM单元电路设计[D]. 关立军.安徽大学 2017
[2]宽电压SRAM灵敏放大器的研究与实现[D]. 高帅.东南大学 2016
[3]超大规模集成电路串扰问题的研究[D]. 常晓夏.北京邮电大学 2006
本文编号：3114034
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