FPU中浮点加法器的设计及其内建自测试的研究

发布时间：2021-04-08 19:07

　　随着集成电路设计和制造技术的不断进步,芯片的集成度和复杂度也以惊人的速度发展。芯片测试遇到了前所未有的挑战,测试费用越来越高,出现了设计、生产费用与测试费用倒挂的局面。尤其是超深亚微米（VDSM）工艺的使用,生产过程中出现的故障也越来越多样、难测。在这种情况下,可测性设计（Design-For-Testability）技术成为解决芯片生产测试问题的主要手段之一,日益引起人们的重视。本文首先进行浮点加法器的优化设计。浮点加法器的指数比较大小,尾数移位相加,规格化,舍入操作独立,复杂而又费时,时延很大。为此在指数加法器和尾数加法器中采用超前进位加法器设计,利用预先编码器进行规格化处理,对舍入模式进行简化设计,通过上述优化技术加快浮点加法器运算速度。然后编写了浮点加法器及其测试激励的C代码,用以验证本文所设计的浮点加法器功能的正确性。通过对可测性设计的几种常用方法研究与比较,针对浮点加法器的结构特点,实现了边界扫描与内建自测试相结合的可测性设计技术。传统内建自测试结构中的线性反馈移位寄存器（LFSR）会产生一些冗余测试图形,这些测试图形对于故障覆盖率没有贡献,通常电路中还存在一些伪随机测试图... 

【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校

【文章页数】：66 页

【学位级别】：硕士

【部分图文】：

测试成本与电路规模的关系曲线示意图

- 16 --1 浮点加法器的算法流程lgorithm flow of floating po计中使用非常频繁，浮点了浮点处理器的性能数比较大小，指数进行化操作，结果的舍入，法上使用一些优化技术足 IEEE-754 标准，单入到正无穷，舍入到负；支持异常情况检查：

- 17 -图 3-2 浮点加法器硬件结构图Fig.3-2 The hardware architecture of floati点加法器的输入输出描述加法器有三个输入：两个浮点操作数和一个最低的两位定义了舍入模式，第 2 位是用信号域如表 3-1，3-2 所示：表 3-1 舍入模式Table3-1 Rounding modeControl[1] Control[0] 0 0 R0 1 1 0 R1 1 R

【参考文献】：
期刊论文
[1]数字系统的可靠性和可测试性设计[J]. 王泉,史维峰.  航空计算技术. 2007(05)
[2]一种新颖的乘法器核内建自测试设计方法[J]. 雷绍充,邵志标,梁峰.  西安电子科技大学学报. 2006(05)
[3]多芯片组件（MCM）的可测性设计[J]. 张红南,赵琼,刘晓巍,华孝泉,罗丕进.  湖南大学学报(自然科学版). 2005(04)
[4]VLSI可测性设计研究[J]. 杜俊,赵元富.  微电子学与计算机. 2004(10)

硕士论文
[1]电路故障诊断可测性设计及低功耗测试研究[D]. 邱航.南京航空航天大学 2007



本文编号：3126093