基于RISC-V的异构系统任务管理机制设计与研究

发布时间：2021-04-08 22:07

　　随着当前面向特定领域加速器设计的快速发展,基于加速器的异构系统是计算架构设计发展的新趋势.但复杂的异构系统对编程方式以及处理器和加速器之间的高效交互提出了挑战.如何描述主处理器和加速器的计算任务,降低两者之间的数据传输代价,并让处理器高效地完成对加速器的任务管理调度是保证异构系统性能的关键技术.本文基于一种以数据流为驱动的可重构阵列,基于工作特点,通过对其驱动方式、数据流向、输入输出等进行抽象,提出了一种与主控之间任务管理机制和互连方式,包括硬件的主机接口,软件的任务管理系统等,并基于RISC-V指令集的Rocket Core上实现并验证. 

【文章来源】：微电子学与计算机. 2020,37(09)北大核心

【文章页数】：5 页

【部分图文】：

任务状态转换图

主机接口的整体结构如图2所示.CPU与CGRA之间的交互是以RISC-V自定义指令进行控制的,操作数为32位数,若一条指令只包含一个信息则浪费了大量的数据位宽,因此可以将任务的信息数据进行整合,整合后的信息包含三个32位数据,通过自定义指令将三条任务信息数据发送到CGRA主机接口上,其中两条指令的32位数据为将配置信息首地址,参数信息首地址发送到CGRA,第三条指令为将剩余信息整合后发送到CGRA上,整合信息后的数据每位所占用的bit大小如图3所示.

CPU与CGRA之间的交互是以RISC-V自定义指令进行控制的,操作数为32位数,若一条指令只包含一个信息则浪费了大量的数据位宽,因此可以将任务的信息数据进行整合,整合后的信息包含三个32位数据,通过自定义指令将三条任务信息数据发送到CGRA主机接口上,其中两条指令的32位数据为将配置信息首地址,参数信息首地址发送到CGRA,第三条指令为将剩余信息整合后发送到CGRA上,整合信息后的数据每位所占用的bit大小如图3所示.CPU对应用程序进行任务划分时,会产生一些临时参数,例如任务执行需要的局部变量,这些临时参数无法通过任务配置信息传入CGRA,因此需要CPU通过主机接口将其导入到CGRA,与发送任务数据信息相似,每个临时参数信息需要两条指令才能发送到CGRA上,一条为临时参数所在的地址arg_addr,另一条包含这个临时参数的task_id,需要这个临时参数的PE的编号PE-id等信息,整合后的数据每位所占用bit大小如图4所示.

【参考文献】：
期刊论文
[1]一种面向众核处理器的嵌套循环多维并行识别方法[J]. 李颖颖,庞建民,李雁冰,翟胜伟.  计算机应用研究. 2018(11)
[2]简述协处理器发展历程及前景展望[J]. 张雨浓,马伟木,李克讷,易称福.  中国科技信息. 2008(13)



本文编号：3126362