基于AMBA总线结构的高性能存储接口的研究与设计
发布时间：2021-05-09 23:27
在SOC（System20on20Chip）设计中，由于必须比普通设计使用容量更小的cache高速缓存和更为简化的存储体系层次，DRAM的访问速度将成为整个SOC系统中不可避免的瓶颈。此外，在诸如流媒体处理器之类的SOC设计中，所处理数据的特性可能导致cache命中率极其低下，这也将使得DRAM访问速度对系统性能的影响更甚。而在DRAM物理参数已固定的情况下，存储接口的设计对DRAM的性能将起到决定性的作用，从而也就影响了系统的性能。本文首先回顾了近年来SOC设计中通常采用的体系结构以及片上总线的发展趋势，同时介绍了半导体存储器的技术方向和主流产品，以此来阐明主存储器访问速度在SOC设计中的重要地位。然后根据片上总线的具体协议来分析总线传输特性对DRAM访问速度可能带来的影响，并结合DRAM存储器的访存特性来总结存储控制器所能利用的优化技术。在以上研究和分析的基础上，完成存储控制器的设计与验证。由于AMBA总线在当今SOC设计中的应用最为广泛，同时DDR20SDRAM目前已成为市场主流，所以拟完成的存储控制器是基于AMBA总线并针对DDR类型的DRAM的。
【文章来源】：同济大学上海市 211工程院校 985工程院校 教育部直属院校
【文章页数】：96 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
目录
第1章 绪论
1.1 研究背景和课题意义
1.2 论文的主要工作
1.3 主要创新点
1.4 论文的组织结构
第2章 OCB和DRAM基础知识
2.1 SOC片上总线简介
2.2 DRAM存储系统简介
2.2.1 DRAM存储单元
2.2.2 DRAM存储器结构
2.2.3 主要的DRAM技术介绍
2.2.4 DDR SDRAM主要命令介绍
第3章 DDR控制器性能优化策略分析
3.1 系统总线的优化策略
3.1.1 DDR控制器中写缓冲区的设置
3.1.2 DDR控制器中读缓冲区的设置
3.1.3 带读写缓冲区的DDR控制器中的数据相关问题
3.1.4 AHB总线split传输模式分析
3.2 存储总线的优化策略
3.2.1 DDR存储器读写机制的分析
3.2.2 DDR读写中open page和close page策略的比较
3.2.3 DRAM存储系统调度算法简介
3.3 根据AXI总线特性对前述策略进行改进
第4章 存储控制器的详细设计
4.1 DDR控制器的结构设计与模块划分
4.2 DDR控制器的顶层接口定义
4.3 各模块的具体实现
4.3.1 本课题设计方法简介
4.3.2 axi_interface模块的具体设计
4.3.3 register_file模块的具体设计
4.3.3.1 模式与扩展模式寄存器
4.3.3.2 自刷新周期寄存器
4.3.3.3 时序参数寄存器
4.3.3.4 命令寄存器
4.3.3.5 错误寄存器
4.3.3.6 状态寄存器
4.3.4 Address trace模块的具体设计
4.3.5 refresh control模块的具体设计
4.3.6 DDR Datapath模块的具体设计
4.3.6.1 DDR控制器数据通道设计中的多时钟问题
4.3.6.2 DDR控制器数据通道设计中的Dqs_out信号
4.3.7 读写缓冲区模块的具体设计
4.3.7.1 读写缓冲区内部主要模块功能
4.3.7.2 缓冲区分配算法
4.3.7.3 缓冲区RAW数据相关问题
4.3.7.4 缓冲区算法对AXI总线接口性能提高的支持
4.3.8 DDR Command launch模块的具体设计
4.3.9 DDR Timing control模块的具体设计
第5章 设计功能验证
5.1 功能验证策略
5.2 功能验证的结果
5.3 背靠背RAW相关问题
第6章 结论与展望
6.1 总结
6.2 未来工作的展望
致谢
参考文献
个人简历 在读期间发表的学术论文与研究成果
【参考文献】：
期刊论文
[1]多时钟域的异步信号的参考解决[J]. 袁伟,赵勇. 现代电子技术. 2006(16)
[2]ASIC中的异步时序设计[J]. 杜旭,王夏泉. 微电子学. 2004(05)
硕士论文
[1]存储器访问调度的应用实现研究[D]. 吴洪涛.浙江大学 2006
[2]龙芯2号片外存储系统性能分析[D]. 解咏梅.中国科学院研究生院（计算技术研究所） 2004
本文编号：3178222
【文章来源】：同济大学上海市 211工程院校 985工程院校 教育部直属院校
【文章页数】：96 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
目录
第1章 绪论
1.1 研究背景和课题意义
1.2 论文的主要工作
1.3 主要创新点
1.4 论文的组织结构
第2章 OCB和DRAM基础知识
2.1 SOC片上总线简介
2.2 DRAM存储系统简介
2.2.1 DRAM存储单元
2.2.2 DRAM存储器结构
2.2.3 主要的DRAM技术介绍
2.2.4 DDR SDRAM主要命令介绍
第3章 DDR控制器性能优化策略分析
3.1 系统总线的优化策略
3.1.1 DDR控制器中写缓冲区的设置
3.1.2 DDR控制器中读缓冲区的设置
3.1.3 带读写缓冲区的DDR控制器中的数据相关问题
3.1.4 AHB总线split传输模式分析
3.2 存储总线的优化策略
3.2.1 DDR存储器读写机制的分析
3.2.2 DDR读写中open page和close page策略的比较
3.2.3 DRAM存储系统调度算法简介
3.3 根据AXI总线特性对前述策略进行改进
第4章 存储控制器的详细设计
4.1 DDR控制器的结构设计与模块划分
4.2 DDR控制器的顶层接口定义
4.3 各模块的具体实现
4.3.1 本课题设计方法简介
4.3.2 axi_interface模块的具体设计
4.3.3 register_file模块的具体设计
4.3.3.1 模式与扩展模式寄存器
4.3.3.2 自刷新周期寄存器
4.3.3.3 时序参数寄存器
4.3.3.4 命令寄存器
4.3.3.5 错误寄存器
4.3.3.6 状态寄存器
4.3.4 Address trace模块的具体设计
4.3.5 refresh control模块的具体设计
4.3.6 DDR Datapath模块的具体设计
4.3.6.1 DDR控制器数据通道设计中的多时钟问题
4.3.6.2 DDR控制器数据通道设计中的Dqs_out信号
4.3.7 读写缓冲区模块的具体设计
4.3.7.1 读写缓冲区内部主要模块功能
4.3.7.2 缓冲区分配算法
4.3.7.3 缓冲区RAW数据相关问题
4.3.7.4 缓冲区算法对AXI总线接口性能提高的支持
4.3.8 DDR Command launch模块的具体设计
4.3.9 DDR Timing control模块的具体设计
第5章 设计功能验证
5.1 功能验证策略
5.2 功能验证的结果
5.3 背靠背RAW相关问题
第6章 结论与展望
6.1 总结
6.2 未来工作的展望
致谢
参考文献
个人简历 在读期间发表的学术论文与研究成果
【参考文献】：
期刊论文
[1]多时钟域的异步信号的参考解决[J]. 袁伟,赵勇. 现代电子技术. 2006(16)
[2]ASIC中的异步时序设计[J]. 杜旭,王夏泉. 微电子学. 2004(05)
硕士论文
[1]存储器访问调度的应用实现研究[D]. 吴洪涛.浙江大学 2006
[2]龙芯2号片外存储系统性能分析[D]. 解咏梅.中国科学院研究生院（计算技术研究所） 2004
本文编号：3178222
本文链接：https://www.wllwen.com/kejilunwen/jisuanjikexuelunwen/3178222.html
