高速低功耗嵌入式SRAM的设计研究

发布时间：2021-05-23 22:31

　　随着半导体制造工艺和集成电路设计能力的不断提高,人们已经能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯片上,形成所谓的SoC（系统级芯片）。资料表明,作为SoC重要组成部分的嵌入式存储器,在SoC中所占的比重（面积）逐年增加,由1999年平均20%的芯片面积上升到2007年60-70%乃至2014年的90%的面积。由此可见,嵌入式存储器的优劣对整个芯片系统来说至关重要。嵌入式静态随机存储器（eSRAM）由于其功耗低、速度快、性能稳定等优点而成为嵌入式存储器中不可或缺的重要组成部分,它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。本文主要以一个128Kbit（4Kx32位）嵌入式静态存储器的设计为例,对低功耗嵌入式SRAM的设计进行了阐述。该存储器采用了先进的65nm制作工艺。设计中采用了SCL（source-coupled-logic）结构的动态CMOS译码电路、脉冲信号技术、锁存型电压灵敏放大器、Power Gating、存储阵列分割等先进技术。SCL动态CMOS译码电路不仅加快了译码速度,而且相对于传统的译码电路来说面积要小得多；脉冲... 

【文章来源】：复旦大学上海市 211工程院校 985工程院校 教育部直属院校

【文章页数】：64 页

【学位级别】：硕士

【文章目录】：
摘要
Abstract
第一章 绪论
    1.1 课题的研究意义
    1.2 嵌入式存储器的分类及特点
    1.3 嵌入式存储器的优势
    1.4 嵌入式SRAM的基本结构和工作原理
    1.5 嵌入式SRAM的功耗来源及延时
    1.6 嵌入式SRAM面临的挑战
    1.7 课题的主要工作及技术要点
第二章 低功耗嵌入式SRAM的电路设计
    2.1 设计要求
    2.2 嵌入式SRAM的存储阵列架构设计
    2.3 存储单元的研究
        2.3.1 静态六管存储单元的研究
        2.3.2 静态六管单元的设计考虑
        2.3.3 静态六管单元的低功耗设计
    2.4 灵敏放大器的研究
        2.4.1 锁存型电压灵敏放大器
    2.5 SCL动态CMOS高速译码电路的研究
        2.5.1 SCL动态CMOS NOR/OR门的研究
        2.5.2 SCL动态CMOS高速行译码电路设计
    2.6 分级位线(Divided Bitline)技术
    2.7 脉冲信号技术
    2.8 时钟产生电路以及自时序的研究
    2.9 输入输出缓冲单元
    2.10 静态功耗控制单元
    2.11 小结
第三章 低功耗嵌入式SRAM的版图设计
    3.1 模块划分(partition)
    3.2 版图的整体布局(floor-plan)
        3.2.1 嵌入式SRAM存储单元的版图
        3.2.2 存储阵列的布局
        3.2.3 字线译码阵列布局
        3.2.4 列选择及灵敏放大电路的布局
        3.2.5 控制电路的布局
    3.3 信号线布局(signal-plan)
    3.4 电源网络的布局(power-plan)
    3.5 版图的验证
    3.6 小结
第四章 低功耗嵌入式SRAM的仿真
    4.1 eSRAM的仿真流程
    4.2 eSRAM的仿真结果
    4.3 小结
第五章 总结
参考文献目录
致谢


【参考文献】：
期刊论文
[1]嵌入式存储器发展现状[J]. 薛霆,李红.  中国集成电路. 2007(10)
[2]嵌入式存储器面面观[J]. 汪东.  今日电子. 2005(12)

博士论文
[1]嵌入式SRAM性能模型与优化[D]. 顾明.东南大学 2006

硕士论文
[1]高速低功耗嵌入式SRAM的设计与优化[D]. 吕韬.国防科学技术大学 2009



本文编号：3203078