基于凤芯的DDR设计与FPGA验证

发布时间：2021-07-03 05:57

　　根据我国制定的数字电视广播时间表，2015年停止模拟电视播出，实现数字广播电视有线、卫星和无线的全国覆盖。未来10年我国需要3-5亿颗解码芯片，数字视频面临巨大的市场，解码标准之争已经演化成了芯片之争。Lifview（凤芯）系列产品拥有完全自主的知识产权，是支持国家自主标准AVS及主流国际标准，支持标清高清实时解码，灵活通用可配置的数字视音频编解码SoC芯片系列。凤芯Ⅲ主频要求200Mhz，片外存储器则选用了DDR400以满足带宽需求。DDR时序比较复杂，特别是数据通路，一直是设计师最大的麻烦。而在FPGA验证上很多工程师都不能确保验证的充分性。本文在基于凤芯项目需求上阐述了DDR设计与FPGA验证中的几点意见。 

【文章来源】：兰州大学甘肃省 211工程院校 985工程院校 教育部直属院校

【文章页数】：62 页

【学位级别】：硕士

【部分图文】：

·564MSoR枷x32功能框图[20]

图4.4初始化过程4.4内存读写操作a)激活(打开)Aetive:在读写操作之前一定要先打开待操作的Bank和Row，L一Bank寻址和Row寻址可以同时进行，参看图4.5

CO八tC盯e图4.6激活到读写图4.6中TRRD为 AetivebankAtoAetivebankBeonunand打开bankA到打开bankB的最小延时，本型号的为IOnS，2个周期。b)读Read:Read命令和列地址是一起发出的，发出之前必须和Active命令有一个间隔，这个间隔定义为TRCD，即 RAStoCASDelay(RAS至CAS延迟)，这应该是根据芯片存储阵列电子元件响应时间(从一种状态到另一种状态变化的过程)所制定的延迟。TRCD根据工艺以及速度不同而不同。这里选用的DDR为 1sns，即在200姗z下最少要3个周期


本文编号：3262007