卷积神经网络加速器及其Verilog HDL代码自动生成设计

发布时间：2021-07-21 19:01

　　随着卷积神经网络与嵌入式人工智能平台的发展,将卷积神经网络应用部署到资源受限的嵌入式平台并实现低功耗实时的前向推理成为了当前研究的重点之一。在提高卷积神经网络模型准确率的同时,其深度与参数的个数也在不断增长,传统的处理器已经无法支撑如此庞大的计算,从而需要针对卷积神经网络结构的特点,设计相应的神经网络硬件加速处理器以达到低功耗实时的前向推理。为了便于开发与应用,还需要提供友好的硬件加速系统开发环境,可以快速无缝地将卷积神经网络应用部署到嵌入式平台。为了解决以上两个问题,本文提出了卷积神经网络加速器及其Verilog HDL代码自动生成设计。主要工作内容如下:1)基于FPGA的卷积神经网络硬件加速设计。首先对卷积层,池化层,激活层和全连接层的并行加速可行性进行分析,并分别设计了这些层的并行加速方案。在卷积层的硬件加速设计中,根据卷积层并行加速的可行性,提出了两种计算方法和四个可并行的部分;然后设计了两个基本单元,分别为全并行乘法-加法树单元和高效的窗口缓存单元;之后设计了三种不同的并行加速方案,来适应不同的卷积层结构。最后通过实验表明在MNIST数据集实验对比中,本文设计的加速器能效比达... 

【文章来源】：华南理工大学广东省 211工程院校 985工程院校 教育部直属院校

【文章页数】：87 页

【学位级别】：硕士

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华南理工大学工程硕士学位论文系统硬件资源消耗与性能估算图 4-24 所示，将参数 estimate_performance 设置为 True，可以输出性能估stimate_resource 设置为 True，可以输出资源估计。软件估算的寄存器bit，加法资源 1033 个，乘法资源 522 个，系统运算所需的时间为 2285 个

图 4-24 资源消耗与性能估算接口模拟硬件计算结果示，将参数 hardware_valid 设为 True，就可以使用软件模其中 hardware result 为仿真输出结果。图 4-25 软件模拟硬件仿真接口 VerilogHDL 代码后，使用 Quartus 综合编译后的结果如

【参考文献】：
期刊论文
[1]自动代码生成技术的发展现状与趋势[J]. 王博,舒新峰,王小银,陈锐.  西安邮电大学学报. 2018(03)
[2]软硬件协同设计中的软硬件划分方法综述[J]. 李岩,屈媛,陈仪香.  单片机与嵌入式系统应用. 2017(08)

硕士论文
[1]基于卷积神经网络的图像深度估计研究[D]. 王媛媛.西安理工大学 2018
[2]基于卷积神经网络的多标签图像分类[D]. 苏越.吉林大学 2018
[3]基于FPGA的深度学习加速器设计与实现[D]. 余奇.中国科学技术大学 2016
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本文编号：3295594