基于7nm CMOS工艺图形处理器芯片子模块后端实现

发布时间：2021-07-29 17:13

　　随着集成电路的不断发展,特征尺寸在不断缩小,工艺进入深纳米水平。在7纳米的工艺中,芯片互连越来越复杂,互连线越来越细,线延时成为时序分析的重要组成部分,金属层的数量超过12层,时钟树结构难以平衡,此外,串扰、IR-drop、芯片绕线拥塞以及功耗等都成为了后端设计需要面对的问题。论文取得成果如下:1)对时钟的类型进行研究,通过对时钟延迟、时钟偏差和时钟不确定性的研究,以及对各类时钟树的研究和时钟树综合的相关配置,对时钟树综合进行了研究,确定了以顶层使用H-tree将时钟输送至子模块,再在子模块的M12层使用时钟网格对子模块做时钟树综合的方案。2)完成了对7纳米工艺下设计规则的研究。在布图规划的过程中,通过对宏单元之间的联系和与端口间的联系的研究,完成了宏单元的摆放,通过对天线效应等制造性问题和新元件性能的研究,完成了物理单元的摆放;通过对宏单元和标准单元的研究,完成了电源规划。在布局规划的过程中,先粗略摆放,再进行了合法化,对时序和阻塞进行优化,再使用多次优化的方法,对结果多次优化,还使用多位合并工艺对功耗进行优化。在时钟树综合的过程中,使用门控时钟技术,对时钟的功耗进行优化,大幅度降低... 

【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校

【文章页数】：77 页

【学位级别】：硕士

【部分图文】：

017年ITF半导体发展蓝图

西安电子科技大学硕士学位论文22图3.1 标准单元的电源网格图3.2 宏单元的电源网络3.3 布局规划布局规划阶段主要工作就是将标准单元放在合理（legal）的位置上，并且使得路径（path）符合时序约束和 DRC 约束。布局规划阶段主要分为两个阶段进行：粗放布局（Coarse placement）和合法化（legalization）。

22图3.1 标准单元的电源网格图3.2 宏单元的电源网络3.3 布局规划布局规划阶段主要工作就是将标准单元放在合理（legal）的位置上，并且使得路径（path）符合时序约束和 DRC 约束。布局规划阶段主要分为两个阶段进行：粗放布局（Coarse placement）和合法化（legalization）。

【参考文献】：
期刊论文
[1]中兴“被禁”:阵痛后如何“芯生”[J]. 曹煦.  中国经济周刊. 2018(16)
[2]基于AOCV的低功耗标准单元设计[J]. 张振鹏,张立军,郑坚斌,于跃,索超,李有忠.  电子设计工程. 2017(07)

博士论文
[1]SOC中的连线模型与面向布局布线的设计方法及时延/功耗优化方法研究[D]. 韩晓霞.浙江大学 2005
[2]数字电路低功耗设计方法研究[D]. 吴福炜.中国科学院研究生院（上海微系统与信息技术研究所） 2003

硕士论文
[1]基于7nm工艺高性能图形芯片模块的后端设计[D]. 刘浩.西安电子科技大学 2018
[2]纳米工艺ASIC物理设计的实现和信号完整性优化[D]. 李虹杨.北京工业大学 2015
[3]基于SOC低功耗设计的IR drop分析[D]. 何湘君.西安电子科技大学 2015
[4]基于SMIC 65nm工艺的静态随机存储芯片的后端设计[D]. 苑晓珊.西安电子科技大学 2015
[5]深亚微米超大规模集成电路可制造性研究与设计[D]. 王沛荣.北京工业大学 2013
[6]65nm工艺YHFT-DX共享存储体物理设计[D]. 王金钟.国防科学技术大学 2013
[7]YHFT-DX地址计算单元和数据通路的物理设计[D]. 李小林.国防科学技术大学 2013
[8]基于路径的OCV分析方法研究与实现[D]. 刘元龙.国防科学技术大学 2013
[9]GHz DDS SOC芯片的高速低功耗物理设计[D]. 付浪.西安电子科技大学 2013
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本文编号：3309727