微处理器I/O系统可靠性设计关键技术研究与实现
发布时间：2021-08-20 09:13
随着集成电路集成度的大幅提高和半导体制作工艺的飞速发展,微处理器芯片面临越来越严重的软错误威胁。为应对这种挑战,业界及各主流设计公司均注重研发新的容错技术,以增强微处理器的可靠性。现代微处理器向着多核和系统级（So C）芯片的趋势发展,与传统的微处理器一般只包含内核和存储系统相比,越来越多的I/O系统将集成在微处理器芯片内部。传统的微处理器可靠性设计往往只考虑了内核和存储系统,对I/O系统的考虑较少。随着微电子器件软错误率的上升,必须对微处理器内部集成的I/O系统进行可靠性加固。I/O系统在微处理器中呈现出不同于内核和存储系统的特点,进行I/O系统体系结构级可靠性设计时需要进行多方面考虑,需要基于不同I/O部件的特性采取有效的可靠性加固手段。本文主要对I/O系统的关键部件可靠性加固技术进行研究,具体工作和创新点包括:（1）针对I/O系统内部存在多种不同位宽的数据传输通道的特点,设计实现了任意位宽ECC编解码模块RTL代码的自动生成工具。通过该工具,可以使各I/O模块设计师不用了解复杂的ECC算法,即可在模块中方便的实现不同位宽的ECC编解码,降低了可靠性设计难度,加速了设计过程。该工具...
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：92 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
第一章 绪论
1.1 课题研究背景及意义
1.1.1 故障机理
1.1.2 故障种类
1.1.3 软错误发展趋势
1.1.4 I/O系统中的可靠性
1.2 论文的工作
1.3 论文的组织结构
第二章 相关研究
2.1 可靠性设计层次及相关措施
2.2 可靠性编码
2.2.1 容错编码
2.2.2 三类检验码编码方式分析
2.3 I/O系统关键部件的可靠性需求
2.4 本章小结
第三章 任意位宽ECC编解码模块RTL代码自动生成工具设计与实现
3.1 ECC编解码原理
3.2 任意位宽ECC编解码模块自动生成
3.2.1 ECC编码模块自动生成
3.2.2 ECC纠检错模块自动生成
3.3 功能验证
3.4 本章小结
第四章 基于二维奇偶校验的高可靠异步FIFO设计与实现
4.1 二维奇偶校验编码
4.1.1 行奇偶校验检错
4.1.2 列奇偶校验纠错
4.2 高可靠异步FIFO结构
4.2.1 总体结构
4.2.2 读写指针及空满信号的生成
4.3 纠检错功能实现
4.3.1 校验码生成模块
4.3.2 检错模块
4.3.3 纠错模块
4.4 高可靠异步FIFO性能分析
4.4.1 功能模拟
4.4.2 不同条件下异步FIFO的性能
4.5 本章小结
第五章 IOTTE cache的可靠性设计
5.1 IOTTE cache功能
5.2 高可靠IOTTE cache的设计
5.2.1 高可靠IOTTE cache的结构
5.2.2 详细设计
5.3 IOTTE cache的功能验证与错误注入
5.3.1 错误注入
5.3.2 功能验证结果
5.4 本章小结
第六章 总结与展望
6.1 总结
6.2 展望
致谢
参考文献
作者在学期间取得的学术成果
附录一 Python脚本ecc.py
附录二 ECC解码纠错模块RTL代码
附录三 ECC纠检错模块RTL模板
【参考文献】：
期刊论文
[1]用于低开销容错设计的存储部件可靠性评估研究[J]. 成玉,马安国,蒋江,唐遇星,张民选. 电子与信息学报. 2011(11)
[2]基于FPGA的异步FIFO缓存设计[J]. 肖静娴,戴亚文. 电子测量技术. 2009(11)
[3]一种新型的低功耗SEU加固存储单元[J]. 刘必慰,陈书明,梁斌. 半导体学报. 2007(05)
[4]基于指令行为的Cache可靠性评估研究[J]. 周学海,余洁,李曦,王志刚. 计算机研究与发展. 2007(04)
[5]全耗尽CMOS/SOI工艺[J]. 刘新宇,孙海峰,刘洪民,陈焕章,扈焕章,海潮和,和致经,吴德馨. 半导体学报. 2003(01)
博士论文
[1]面向SRAM型FPGA软错误的可靠性评估与容错算法研究[D]. 景乃锋.上海交通大学 2012
[2]面向多核微处理器芯片的高效能I/O体系结构及其实现技术[D]. 郭御风.国防科学技术大学 2010
[3]多核微处理器容软错误设计关键技术研究[D]. 龚锐.国防科学技术大学 2008
硕士论文
[1]高性能DSP片内二级Cache控制器设计研究[D]. 程由猛.国防科学技术大学 2003
本文编号：3353233
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：92 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
第一章 绪论
1.1 课题研究背景及意义
1.1.1 故障机理
1.1.2 故障种类
1.1.3 软错误发展趋势
1.1.4 I/O系统中的可靠性
1.2 论文的工作
1.3 论文的组织结构
第二章 相关研究
2.1 可靠性设计层次及相关措施
2.2 可靠性编码
2.2.1 容错编码
2.2.2 三类检验码编码方式分析
2.3 I/O系统关键部件的可靠性需求
2.4 本章小结
第三章 任意位宽ECC编解码模块RTL代码自动生成工具设计与实现
3.1 ECC编解码原理
3.2 任意位宽ECC编解码模块自动生成
3.2.1 ECC编码模块自动生成
3.2.2 ECC纠检错模块自动生成
3.3 功能验证
3.4 本章小结
第四章 基于二维奇偶校验的高可靠异步FIFO设计与实现
4.1 二维奇偶校验编码
4.1.1 行奇偶校验检错
4.1.2 列奇偶校验纠错
4.2 高可靠异步FIFO结构
4.2.1 总体结构
4.2.2 读写指针及空满信号的生成
4.3 纠检错功能实现
4.3.1 校验码生成模块
4.3.2 检错模块
4.3.3 纠错模块
4.4 高可靠异步FIFO性能分析
4.4.1 功能模拟
4.4.2 不同条件下异步FIFO的性能
4.5 本章小结
第五章 IOTTE cache的可靠性设计
5.1 IOTTE cache功能
5.2 高可靠IOTTE cache的设计
5.2.1 高可靠IOTTE cache的结构
5.2.2 详细设计
5.3 IOTTE cache的功能验证与错误注入
5.3.1 错误注入
5.3.2 功能验证结果
5.4 本章小结
第六章 总结与展望
6.1 总结
6.2 展望
致谢
参考文献
作者在学期间取得的学术成果
附录一 Python脚本ecc.py
附录二 ECC解码纠错模块RTL代码
附录三 ECC纠检错模块RTL模板
【参考文献】：
期刊论文
[1]用于低开销容错设计的存储部件可靠性评估研究[J]. 成玉,马安国,蒋江,唐遇星,张民选. 电子与信息学报. 2011(11)
[2]基于FPGA的异步FIFO缓存设计[J]. 肖静娴,戴亚文. 电子测量技术. 2009(11)
[3]一种新型的低功耗SEU加固存储单元[J]. 刘必慰,陈书明,梁斌. 半导体学报. 2007(05)
[4]基于指令行为的Cache可靠性评估研究[J]. 周学海,余洁,李曦,王志刚. 计算机研究与发展. 2007(04)
[5]全耗尽CMOS/SOI工艺[J]. 刘新宇,孙海峰,刘洪民,陈焕章,扈焕章,海潮和,和致经,吴德馨. 半导体学报. 2003(01)
博士论文
[1]面向SRAM型FPGA软错误的可靠性评估与容错算法研究[D]. 景乃锋.上海交通大学 2012
[2]面向多核微处理器芯片的高效能I/O体系结构及其实现技术[D]. 郭御风.国防科学技术大学 2010
[3]多核微处理器容软错误设计关键技术研究[D]. 龚锐.国防科学技术大学 2008
硕士论文
[1]高性能DSP片内二级Cache控制器设计研究[D]. 程由猛.国防科学技术大学 2003
本文编号：3353233
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