低电压SRAM关键模块研究与编译器设计

发布时间：2021-08-21 10:25

　　随着移动互联网的快速发展,人们对于便携式移动智能终端处理信息的速度和待机时间的要求也越来也高。存储器作为移动设备系统芯片（System On Chip, SoC）中的数据存储单元,面积占整个SoC芯片面积的一半以上,存储器的性能对SoC芯片的影响很大。在低功耗SoC芯片设计中,低电压下存储器能否正常工作将直接影响到SoC芯片的功能,所以研究低电压下存储器的设计非常重要。对于静态随机存储器（Static Radom Access Memory, SRAM）,随着工艺尺寸的不断缩小,工艺偏差对电路的影响越来越大。这种影响主要表现在两个方面：一是存储单元的读写稳定性降低,传统的6管单元在低电压下性能严重恶化；二是时序延迟变化增加。本文着重研究低电压静态随机存储器的电路,基于SMIC 65nm CMOS工艺设计了低电压SRAM电路及其编译器,通过流片验证了设计的有效性。论文主要内容包括：（1）介绍SRAM的结构和基本工作原理,分析了低电压下SRAM静态噪声容限降低、读能力降低、位线上单元数量受限和工艺偏差影响增大等问题,对现有的低电压SRAM技术进行分析总结。（2）针对在低电压下传统的6管SR... 

【文章来源】：中国科学技术大学安徽省 211工程院校 985工程院校

【文章页数】：135 页

【学位级别】：博士

【部分图文】：

图１．３ＳＲＡＭ各功耗与电压的关系??

源电压降低到阔值电压附近，ＳＲＡＭ的静态噪声容限也随之显著降低。文献［３８］??提出，读静态噪声容限是最重要的设计参数之一，相比较于保持静态噪声容限和??写静态噪声容限，读静态噪声容限决定了最小的噪声容限，如图１．４所示：??ＢＬ?ＷＬ?ＢＬＢ?ｖＤＤｉ￣???Ａ刊诉丄Ｉ??Ｉ?Ｉ?ｂｕｔｔｅｒｆｌｙ?｜??勺＾?＾?ｃｕｒｖｅｓ?Ｉ??传统６Ｔ单兀?°。?Ｑ?、ＶＤＤ??图１．４传统６管ＳＲＡＭ单元的静态噪声容限??文献口９］给出了在不同电源电压下ＳＲＡＭ的读静态噪声容限和保持静态噪??声容限的比较，如图１．５、图１．６所示。从图中可看出，随着电源电压的下降，??静态噪声容限下降的速度非常快。??１．?２．?＾???１??１．０?１?／?｜＼??１／１??０?０．２?０．４?０．６?０．８?１．０?１．２??Ｑ（Ｖ）??图１．５不同电源电压下ＳＲＡＭ的读静态噪声容限??６??

源电压降低到阔值电压附近，ＳＲＡＭ的静态噪声容限也随之显著降低。文献［３８］??提出，读静态噪声容限是最重要的设计参数之一，相比较于保持静态噪声容限和??写静态噪声容限，读静态噪声容限决定了最小的噪声容限，如图１．４所示：??ＢＬ?ＷＬ?ＢＬＢ?ｖＤＤｉ￣???Ａ刊诉丄Ｉ??Ｉ?Ｉ?ｂｕｔｔｅｒｆｌｙ?｜??勺＾?＾?ｃｕｒｖｅｓ?Ｉ??传统６Ｔ单兀?°。?Ｑ?、ＶＤＤ??图１．４传统６管ＳＲＡＭ单元的静态噪声容限??文献口９］给出了在不同电源电压下ＳＲＡＭ的读静态噪声容限和保持静态噪??声容限的比较，如图１．５、图１．６所示。从图中可看出，随着电源电压的下降，??静态噪声容限下降的速度非常快。??１．?２．?＾???１??１．０?１?／?｜＼??１／１??０?０．２?０．４?０．６?０．８?１．０?１．２??Ｑ（Ｖ）??图１．５不同电源电压下ＳＲＡＭ的读静态噪声容限??６??

【参考文献】：
期刊论文
[1]终端智能化发展趋势与挑战[J]. 雷信生.  信息通信技术. 2014(02)
[2]极低电源电压和极低功耗的亚阈值SRAM存储单元设计[J]. 柏娜,冯越,尤肖虎,时龙兴.  东南大学学报(自然科学版). 2013(02)
[3]适用于编译器的高速SRAM阵列及外围设计[J]. 曹华敏,刘鸣,陈虹,郑翔,王聪,王志华.  微电子学. 2013(01)
[4]SOC设计中的低功耗技术[J]. 师建军.  科技致富向导. 2012(17)
[5]随机掺杂波动引起的6T SRAM访问失效率分析[J]. 柏娜,吕百涛,杨军,时龙兴.  微电子学. 2011(04)
[6]CMOS SRAM存储单元研究[J]. 王万业.  半导体技术. 1997(02)

硕士论文
[1]90nm工艺高速低功耗SRAM的设计[D]. 徐雅男.复旦大学 2010
[2]65nm工艺下L1Cache tag中高速SRAM的设计与实现[D]. 井源.国防科学技术大学 2010



本文编号：3355423