提高多核处理器片上Cache利用率的关键技术研究

发布时间：2021-08-28 06:13

　　硬件高速缓存能够充分利用指令和数据的局部性特征,提前将所需的指令和数据放至高速的缓存设备来减小访存延迟。目前的体系结构设计能力和工艺水平已经能够将大容量高速缓存集成至片内以缓解访存带宽和速度对系统性能的影响。随着多核与片上高速缓存组织形式的多样化,硬件高速缓存在设计时面临许多新的问题：（1）传统的单线程应用严重浪费了硬件高速缓存资源。尤其是引入了高速缓存层次结构后,单线程应用只能简单地使用本地缓存资源,而未能利用片上其它远程缓存资源；（2）缓存间一致性协议的维护变得更加复杂,尤其是引入了多线程机制以后,不仅要考虑单线程内的数据依赖,还需要考虑线程间交互时数据的正确性维护,在缓存一致性维护的过程中产生了大量的一致性缓存缺失；（3）缓存缺失处理带来的数据访问延迟问题更加严重。由于多核间的数据交互是通过共享硬件高速缓存来完成的,因此多核系统中缓存缺失处理机制变得更加复杂,特别是引入多线程思想以后,处理缓存缺失所需的时间代价不容忽视。另外,多核片上硬件高速缓存层次的组织形式、私有／共享机制的选择、替换策略和划分机制都有可能根据具体的多核结构和应用访存特性进行相应调整,以便在低访问延迟和高命中率... 

【文章来源】：中国科学技术大学安徽省 211工程院校 985工程院校

【文章页数】：139 页

【学位级别】：博士

【部分图文】：

Intel处理器性能发展趋势图

相互协作、交换运算数据，构成了一个复杂的Cache层次存储架构。在一个传统的CC-NUMA处理器系统中，典型的Cache层次架构如图1.2所示。在CacheProcessor Processor Processor Processor"“1Register Register Register Registerfiles … files files filesLSU LSU LSU - LSUT ,^^ ^ T T 一 IFLC Ctrl , ’ Ctrl FLc"| | FLC Ctrl 1 I Ctrl FLC ] 1 人 人‘‘人， Y T V Y FLC Interconnect 、.,, ！ FLC tnterconnect jA. ▲(5 MLCs -4 ?“ Ctrl I Ctrl -4 MLCs ], T tMLCs Interconnect ],,,丨 Ctrl ILC I ... I LLC U—Ctrl

图1.3 Intel Ivy Bridge处理器芯片的晶片图架构的最顶端是系统寄存器和各类型的缓冲部件（Buffer)，如LSUStore Unit)。LSU 与下一层的 FLC (First Level Cache)直接相连，FLC构直接进行连接的Cache。大部分结构FLC就是指L1 Cache,它一般

【参考文献】：
期刊论文
[1]片上多处理器末级Cache优化技术研究[J]. 李浩,谢伦国.  计算机研究与发展. 2012(S1)
[2]多核处理器Cache一致性协议关键技术研究[J]. 黄安文,张民选.  计算机工程与科学. 2009(S1)

博士论文
[1]片上多处理器体系结构中Cache一致性模型研究[D]. 李功明.中国科学技术大学 2013
[2]基于性能监测硬件支持的片上缓存资源管理技术[D]. 刘玉.中国科学技术大学 2013
[3]高性能微处理器中自适应高速缓存管理策略研究[D]. 隋秀峰.中国科学技术大学 2010



本文编号：3367968