嵌入式增益单元存储器针对数据可访问率和抗软错误能力的设计研究

发布时间：2021-08-29 05:44

　　随着手持移动设备的蓬勃发展,人们对SOC中高性能嵌入式DRAM提出了更多的要求。不仅需要其仍然保留在记忆密度和电路功耗上的固有优势,又希望在速度和逻辑工艺兼容性上可以媲美SRAM。同时如何改善数据保持时间、提高数据可访问率以及增强抗软错误的能力也是亟待解决的问题。无电容动态随机存储器作为下一代嵌入式存储器的有力候选者之一,已经成为目前新型存储器设计中的重要研究方向,这主要是由于其在性能上所具有的突出优点。尤其是增益单元（gain cell）存储器,目前在国际上和国内已经有多家研究机构和公司投入力量开展研究,足以说明其重要性。本论文通过对传统增益单元版图的优化,使其单元尺寸仅为同代6T SRAM的40%,同时采用一些结构和工艺的技巧增大存储电容并抑制漏电,使数据保持时间提高近20倍。并利用该存储器单元读写端口分离的结构和操作特性,提出了一种新型的交错刷新技术,这种技术可以在不牺牲较大面积的情况下实现100%的数据访问率。另外,为了应对单元向更小的工艺缩放时可能出现的高软错误问题,又提出一种行式校验纠错的ECC架构,既减小了原本ECC校验单元和相应读写电路部分的面积,同时有效改善了数据的可... 

【文章来源】：复旦大学上海市 211工程院校 985工程院校 教育部直属院校

【文章页数】：81 页

【学位级别】：硕士

【部分图文】：

OI’u’n和65nln工艺下多比特软错误占总软错误的概率

A、 1T--SRAM[14]Mosys公司提出的 1T-SRAM单元，包括一个电容和一个访问管，与平面DRAM单元非常相似，只是用一个MOS结构代替了DRAM的电容，如图2一1所示，这种单元的面积只有传统SRAM单元的1/2到1/3，并且容易按比例缩小。利用MOS管本身的电容特性进行电荷存储，从而设计出与CMOS工艺兼容的eDRAM产品。 1T-SRAM在任天堂的 Gamecube和Wii游戏机获得非常经典的成功。但是这种MOS电容能够存储的电荷比较少，需要专门的线性偏置电路来进行补偿，软误差率sER也较高。后来，Mosys又提出 1T--Q的思路，在于改进先进工艺下电容的品质

嵌入式增益单儿存储器针对数据可访问率和抗软错误能力的设计研究B·ZT-SRAM[15]GigaDevice提出的dySRAMTM(俗称:ZT-sRAM)，也基于标准逻辑工艺，没有任何附加的工艺步骤和光照。它的结构由IT-SRAM发展而来，其单元也非常类似DRAM，但是其存储单元采用互补对称的结构，利用2个晶体管电容作镜像存储，其单元结构参见图2一2。同时接口采用的是SRAM接口，不仅加快了存储器的操作速度，而凤接口简单，对于客户而言，使用非常的方便。ZT-SRAM不需要额外的冗余单元，而且相比于IT-SRAM而言有更高的稳定性，更低的功耗，以及可实现不同大小和形状，灵活易用，满足各个领域特别是低功耗领域的不同要求。但是其单元面积相对较大，功耗和控制复杂度相对较高，也在一定程度上限制了其发展。

【参考文献】：
期刊论文
[1]嵌入式存储器发展现状[J]. 薛霆,李红.  中国集成电路. 2007(10)
[2]嵌入式存储器面面观[J]. 汪东.  今日电子. 2005(12)
[3]α粒子在大规模集成电路中引起的软误差及降低软误差的措施[J]. 艾延宝.  鸡西大学学报. 2003(03)



本文编号：3370031