基于Nios Ⅱ的FPGA-CPU调试技术研究

发布时间：2021-09-22 11:08

　　本文研究了基于NiosⅡ的FPGA-CPU调试技术。论文研究了NiosⅡ嵌入式软核处理器的特性；实现了以NiosⅡ嵌入式处理器为核心的FPGA-CPU调试系统的软、硬件设计；对两种不同类型的FPGA-CPU进行了实际调试，对实验数据进行了分析。在硬件方面，为了控制和检测FPGA-CPU，设计并实现了FPGA-CPU的控制电路、FPGA-CPU的内部通用寄存器组扫描电路、存储器电路等；完成了各种外围设备接口的设计；实现了调试系统的整体设计。在软件方面，设计了调试监控软件，完成了对FPGA-CPU运行的控制和信号状态的监测。这些信号包括地址和数据总线以及各种寄存器的数据等；实现了多种模式下的FPGA-CPU调试支持单时钟调试、单步调试和软件断点多种调试模式。此外，设计了专用的编译软件，实现了基于不同指令系统的伪汇编程序编译，提高了调试效率。本文在实现了FPGA-CPU调试系统基础上，对两种指令系统不同、结构迥异的FPGA-CPU进行实际调试。调试结果表明，这种基于IP核的可复用设计技术，能够在一个FPGA芯片内实现调试系统和FPGA-CPU的无缝连接，能够有效地调试FPGA-CPU。 

【文章来源】：北京交通大学北京市 211工程院校 教育部直属院校

【文章页数】：91 页

【学位级别】：硕士

【部分图文】：

基于N10511的CPU调试系统结构

硬件设公2硬件架构.2.1Avalon总线Niosn嵌入式处理器的系统总线为Avalon总线。Avalon总线是一种协议单的片内总线，Nios嵌入式处理器通过Avalon总线与外界进行数据交换。Av总线接口分为Master和Slaver两类。Slave是一个从控接口，而Maste:是一接口。Slave和Maste:主要的区别是对Avalon总线控制权的把握，Master接有Avalon总线的控制权，而slave接口是被动的。Avalon总线从模式的读写传输模型如图3所示。

寄存器组扫描接口。依据功能和数据相关性，我们将这些接口划分为三个GA一CPU运行控制和扫描模块、双端口存储器读写控制模块和通用寄存器模块。结合CPU调试系统的设计需求、实现的功能和Nios的硬件特性，将接口分类:(l)可配置的接口模块IP核。如:定时器、JTAG片内设备(oc工)、外器接口、LED与按键的PIO接口等;(2)用户自己设计和定义的接口模块核:FPGA一CPU运行控制和扫描模块口存储器读写控制模块和通用寄存器组扫描模块。如图4所示，FPGA一CPU运行控制和扫描模块、双端口存储器读写控制模用寄存器组扫描模块，这三个自定义的接口模块是Niosn处理器与FPGA双端口存储器之间的桥梁。作为Avalon从设备，这三个自定义的接口模块alon总线接受Nios处理器的控制并进行数据通信。并且，将接收到的数据部逻辑处理后产生相应的控制信号输出到FPGA一CPU和双端口存储器。Ni理器通过这三个接口模块读取FPGA一CPU和双端口存储器的相关数据。


本文编号：3403659