面向存储级并行的多核处理器关键技术研究

发布时间：2021-10-07 09:27

　　“存储墙”问题是当前限制处理器性能提高的一个主要因素,而多核处理器的出现不仅没有解决这个问题,反而对存储系统带来了更大的挑战。如何减少存储器访问延迟对计算机性能的影响是计算机系统设计者无法回避的问题。长期以来,处理器设计者一直致力于提高处理器的指令级并行,利用处理器的计算时间来隐藏存储器访问延迟。但随着处理器和存储器之间性能差距的不断扩大,处理器的计算时间已经无法满足隐藏访存延迟的需要,处理器必须停顿等待存储器访问返回的结果,从而出现处理器的计算时间被访存请求打断成很多个计算阶段的现象,并且处理器等待存储器访问时间占整个程序执行时间的比重越来越大。借鉴指令级并行的思想,人们开始思考如何将多个长延迟外部访存重叠执行,从而形成了存储级并行（Memory-level parallelism,MLP）的思想。存储级并行技术通过多个存储器访问重叠执行来隐藏存储器访问延迟,以减少处理器因存储器访问而停顿的时间,提高处理器的性能。存储级并行已经成为当前计算机体系结构研究的一个新热点。本文在对现有存储级并行技术深入分析及系统研究的基础上,首先通过建立支持存储级并行的系统性能分析模型,研究了存储级并行系... 

【文章来源】：国防科技大学湖南省 211工程院校 985工程院校

【文章页数】：139 页

【学位级别】：博士

【文章目录】：
摘要
Abstract
第一章 绪论
    1.1 研究背景与选题意义
        1.1.1 存储墙问题
        1.1.2 多核处理器对存储系统提出了更高的要求
        1.1.3 应对“存储墙”问题的传统解决方法
    1.2 存储级并行的提出
    1.3 研究内容与创新点
        1.3.1 研究内容
        1.3.2 主要工作和创新点
    1.4 论文结构
第二章 存储级并行与处理器微体系结构
    2.1 问题的提出
    2.2 存储级并行的几个基本问题
        2.2.1 存储级并行的定义
        2.2.2 存储级并行的研究范畴及几个基本概念
        2.2.3 存储级并行对程序执行性能的影响
        2.2.4 存储级并行的提升空间
    2.3 限制处理器存储级并行的主要因素
        2.3.1 指令流出队列和ROB 的大小
        2.3.2 串行化指令
        2.3.3 取指失效和分支预测失败
        2.3.4 Load 指令流出策略
        2.3.5 Cache 失效处理机制
    2.4 提高处理器存储级并行的技术
        2.4.1 扩展指令窗口
        2.4.2 数据预取与推测执行
        2.4.3 片上存储系统
        2.4.4 多线程处理器
        2.4.5 多核处理器
    2.5 小结
第三章 面向存储级并行的系统性能分析与建模
    3.1 MLP-CM：面向存储级并行的微处理器性能分析模型
        3.1.1 研究背景
        3.1.2 存储级并行处理器的性能分析
        3.1.3 模型验证
    3.2 MLP-MM：面向存储级并行的存储系统性能分析
        3.2.1 研究背景
        3.2.2 MHA 结构入口数目的分析
        3.2.3 实验设置
        3.2.4 高存储级并行对存储结构的需求
    3.3 小结
第四章 Runahead 执行指令流出优化方法
    4.1 背景介绍
        4.1.1 Runahead 执行
        4.1.2 相关工作
    4.2 Runahead 执行问题分析
        4.2.1 Runahead 执行的能耗问题
        4.2.2 Runahead 执行中的无效指令
    4.3 减少Runahead 执行中无效指令的方法
        4.3.1 减少浮点程序无效指令的方法
        4.3.2 减少整数程序无效指令的方法
        4.3.3 算法实现
        4.3.4 硬件开销
    4.4 实验结果与分析
        4.4.1 实验方法
        4.4.2 实验结果
    4.5 小结
第五章 面向存储级并行的多核处理器MHA 管理
    5.1 背景介绍
        5.1.1 共享Cache 划分
        5.1.2 存储器带宽管理
        5.1.3 Cache 失效处理器结构
    5.2 共享Cache 中MHA 的失效冲突调度
        5.2.1 MHA 对单核处理器存储级并行的提高
        5.2.2 多核处理器在MHA 中的存储级并行冲突
        5.2.3 MHA 冲突对系统产出率的影响
        5.2.4 MHA 冲突对系统公平性的影响
    5.3 支持存储级并行的MHA 调度算法
        5.3.1 当前Cache 失效请求组的生成
        5.3.2 存储级并行敏感的组内调度
        5.3.3 PGMHA 的实现
        5.3.4 调度示例
    5.4 实验结果
        5.4.1 实验平台介绍
        5.4.2 评价方法
        5.4.3 测试用例介绍
        5.4.4 实验结果
    5.5 小结
第六章 面向存储级并行的虚通道SDRAM 访存调度器研究
    6.1 研究背景
        6.1.1 DDR2 SDRAM 存储器
        6.1.2 SDRAM 访存操作时序要求
        6.1.3 访存调度基本限制
    6.2 存储级并行与存储器
        6.2.1 存储级并行与多体存储器
        6.2.2 高存储级并行处理器对存储器的需求
    6.3 面向存储级并行的虚通道访存调度器
        6.3.1 多体虚通道的基本思想
        6.3.2 基于虚通道的访存调度器结构
        6.3.3 基于索引虚通道的访存调度器
        6.3.4 LWT-RF 访存调度策略与防饿死机制
        6.3.5 调度算法实现
    6.4 LWT-RF 访存调度策略性能评测
        6.4.1 实验设置
        6.4.2 虚通道（存储体）数对调度时间的影响
        6.4.3 存储器的体数对高存储级并行处理器性能的影响
    6.5 小结
第七章 结论与展望
    7.1 论文工作的创新点和总结
    7.2 课题研究展望
致谢
参考文献
作者在学期间取得的学术成果
作者在学期间参加的科研项目


【参考文献】：
博士论文
[1]CC-NUMA系统存储体系结构关键技术研究[D]. 潘国腾.国防科学技术大学 2007



本文编号：3421784