X处理器浮点除法部件的研究与实现

发布时间：2021-10-20 17:22

　　浮点除法部件是高性能微处理器的核心部件之一,其速度往往成为该处理器性能提高的瓶颈。因此,对于高性能浮点除法部件的研究与设计具有广泛的应用价值和重要的实际意义。本文研究成果主要包括以下几点:1.分析高性能浮点除法算法,设计实现适合X处理器要求的基-4 SRT浮点除法部件;2.指数通路通过分时复用12位超前进位加法器分别计算被除数与除数的差值、差值减1以及差值加1,之后根据中间商数的规格化结果选择除法结果的指数形式;3.对浮点除法部件进行优化设计,将飞速转换技术应用到X处理器,实时的将符号集商数转换为标准的二进制补码形式;4.整个设计通过初级特殊数据、边界数据、IEEE CC754标准测试向量集以及海量随机数据测试,验证了设计的正确性。该浮点除法部件求解单精度浮点除法需要14拍,双精度浮点除法需要29拍;在0.13μmCMOS工艺下,其工作频率达到700MHz以上。本课题内容做为“高性能X处理器”的一部分,设计结果直接应用于工程。 

【文章来源】：国防科技大学湖南省 211工程院校 985工程院校

【文章页数】：74 页

【学位级别】：硕士

【部分图文】：

循环组件架构

以通过 Robertson 图的形式来表示（如图 2.3）。对于 n 位输入的操恢复余数法需要 n 次加法/减法操作和移位操作来产生最终的商数和恢复余数法而言，其商选择函数简化，设计实现所需要的硬件资源同时单次循环所需要的硬件以及计算时间也大大的减少。但是与不法器相似，该方法基-2 实现的除法器是不可实现。[ ][ ]1 2 0;1 2 0.if w jif w j <≥

中可以直接从功能单元直接获取某些数据的运算结果，进而增。该算法自动匹配乘法序列长度，同时缩小面积和延迟。目前法有：自定时法（self-timing）、结果缓存法（result caches）rocal Caches）、跳位法（bit-skipping）以及商预测法（speculation时法电路[17]（如图 2.5）避免使用分布的全局时钟信号，去除了差情况等同步电路所必需的时钟余量，所以可以极大提高电路一个自定时模块而言，其可以通过全局时钟产生器生成一个内对于完全异步模块之间通过局部控制通讯。自定时电路如表以延迟不敏感风格为例，其需要匹配信号延迟。特别是由于度以及数据相关性等诸多原因，设计高可靠性的自定时电路相迟不敏感电路则需要四个相位的握手协议，和一个双轨的信号


本文编号：3447304