X-DSP乘法部件的设计与验证

发布时间：2017-05-14 00:04

  本文关键词：X-DSP乘法部件的设计与验证，由笔耕文化传播整理发布。

【摘要】：X-DSP是一款自主研制的高性能多核数字信号处理器,目标主频为1GHz,支持定点和浮点操作。乘法部件是高性能DSP的重要组成部分,通过对国内外已有技术的研究,本文设计实现了一种高性能SIMD乘法器结构,以满足X-DSP对并行性、实时性、高效性和稳定性的要求。主要内容有:1、乘法部件的设计包括乘法、有限域和逻辑三个运算模块,以及异常处理机制。乘法类运算模块设计了一种基于两级操作数分配网络的高性能SIMD乘法器结构,该乘法器由16个16位乘法阵列构成,采用4级流水线结构,可完成不同位宽的乘法、乘加运算,支持定点和浮点操作;另外,为提高16位乘法单元的运算速度设计了一种三级压缩阵列,较传统压缩结构来说延时减少了12%。有限域运算模块根据Galois域多项式乘法的半伸缩算法来实现设计。逻辑运算模块主要进行位域的运算和平均值的运算,根据功能描述分为扩展、翻转、交互解互、移位和求平均值五个模块实现。异常处理模块结合乘法部件异常产生的原因实现了操作码异常、读异常和写异常的检测机制以及相应的处理机制。2、根据乘法部件各个模块的特点,开发相应的定向测试向量,并以产生的定向测试向量为“种子”进行伪随机测试;然后,依据形式验证中等价性原理,利用等价性检查工具(ATEC)将设计的乘法单元与黄金模型进行断言验证,以保证设计模型与参考模型在功能上完全等价,从而说明设计的乘法单元功能的正确性;最后,搭建FPGA验证平台对X-DSP内核做仿真测试,运行图形编解码、基础线性子程序和其它大型函数库等程序,检验结果是否正确。3、对乘法部件关键路径上的时序以及非关键路径上的面积进行优化,采用结构调整、平衡流水栈以及合并寄存器等方法,经过多次优化后,乘法部件的时序减少了8.3%,逻辑级数减少了46.5%。在40nm CMOS工艺下,采用Synopsys公司Design Complier Topographical工具对乘法运算单元综合,在Worst Case情况下乘法部件的性能都达到设计要求:主频为1GHz,面积为150941.5μm2,静态功耗和动态功耗分别为4.9877mW和13.1461 mW。
【关键词】：SIMD 流水线 异常 ATEC验证 FPGA 综合
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP332.2

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本文编号：363879