基于流水线处理的RISC微控制器软核的设计
发布时间：2024-01-01 07:36
本文使用VHDL语言采用自顶向下(Topdown)的设计方法设计了一个8位的RISC微控制器软核。 本微控制器设计了新的RISC指令集，长度为24位，其中第一字节为操作码，与MCS-51操作码的功能和助记符都相同，第二、三字节为两个操作数。该指令集可向下兼容MCS-51的111指令。本微控制器包含了2个16位的计时器／计数器，一个全双工串行接口，5个中断源2级中断优先权，高低各128字节RAM，这些模块的功能和设置与MCS-51兼容。同时新增了硬件看门狗、软件复位、寄存器直接交换数据等其他功能。为了便于嵌入式的应用，乘除法模块可选择实现，系统的时钟频率也可选择实现。内核设计了3级指令流水线，除MOVC指令外其他指令在没有冲突的情况下都可单周期执行。通过对流水线进行优化进一步提高了系统时钟率。采用了直连结构，特殊功能寄存器与各个模块直接相连，提高了系统的效率。 本微控制器内核在ISE软件环境下完成了各模块的编码，使用Synplify pro8.0进行综合，使用ModelSim 6.0D进行了前、后仿真，并下载到了FPGA中进行运行。微控制器在目前的所有软硬件验证中都...
【文章页数】：70 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
第一章 绪论
1.1 课题的设计背景
1.2 课题的设计目标
1.3 课题的研究手段和方法
1.3.1 VHDL语言简介
1.3.2 IP核及其设计流程
1.3.3 FPGA简介
1.3.4 RISC体系结构简介
1.4 论文的结构安排
第二章 微控制器的总体设计
2.1 微控制器的功能规格
2.1.1 微控制器的基本功能
2.1.2 微控制器的新功能
2.2 微控制器系统结构
2.2.1 传统MSC—51的系统结构
2.2.2 微控制器系统结构
2.3 微控制器指令格式设计
2.4 微控制器流水线设计
2.4.1 三级流水线设计
2.4.2 微控制器流水线相关及解决办法
2.4.3 微控制器相关检测
2.4.4 流水线结构改进
2.5 微控制器堆栈设计
2.6 全同步设计
第三章 微控制器内核模块的设计
3.1 pipelinefd(取指级流水线)模块设计
3.2 pipelineex(执行级流水线)模块的设计
3.3 pipelinewb(回写级流水线)模块的设计
3.4 ALU(算术逻辑单元)的设计
3.5 timcount(计时/计数器模块)的设计
3.6 uart(通用串行接口模块)的设计
3.7 wtdog(看门狗)的设计
3.8 系统的合成
第四章 微处理器内核的验证
4.1 微处理器内核的验证策略
4.2 软件仿真
4.2.1 ALU模块的仿真
4.2.2 pipelineex(取指模块)的仿真
4.2.3 pipelineeX(执行模块)的仿真
4.2.4 pipelinewb(回写模块)的仿真
4.2.5 uart(通用串行模块)的仿真
4.2.6 timecount(计时器/计数器模块)的仿真
4.2.7 wtdog(看门狗模块)的仿真
4.2.8 系统的仿真
4.3 FPGA硬件验证
4.3.1 约束及综合
4.3.2 测试程序的设计
4.3.3 实现
4.3.4 下载运行
第五章 总结
5.1 本课题的主要工作及创新点
5.2 进一步的工作
参考文献
致谢
本文编号：3876362
【文章页数】：70 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
第一章 绪论
1.1 课题的设计背景
1.2 课题的设计目标
1.3 课题的研究手段和方法
1.3.1 VHDL语言简介
1.3.2 IP核及其设计流程
1.3.3 FPGA简介
1.3.4 RISC体系结构简介
1.4 论文的结构安排
第二章 微控制器的总体设计
2.1 微控制器的功能规格
2.1.1 微控制器的基本功能
2.1.2 微控制器的新功能
2.2 微控制器系统结构
2.2.1 传统MSC—51的系统结构
2.2.2 微控制器系统结构
2.3 微控制器指令格式设计
2.4 微控制器流水线设计
2.4.1 三级流水线设计
2.4.2 微控制器流水线相关及解决办法
2.4.3 微控制器相关检测
2.4.4 流水线结构改进
2.5 微控制器堆栈设计
2.6 全同步设计
第三章 微控制器内核模块的设计
3.1 pipelinefd(取指级流水线)模块设计
3.2 pipelineex(执行级流水线)模块的设计
3.3 pipelinewb(回写级流水线)模块的设计
3.4 ALU(算术逻辑单元)的设计
3.5 timcount(计时/计数器模块)的设计
3.6 uart(通用串行接口模块)的设计
3.7 wtdog(看门狗)的设计
3.8 系统的合成
第四章 微处理器内核的验证
4.1 微处理器内核的验证策略
4.2 软件仿真
4.2.1 ALU模块的仿真
4.2.2 pipelineex(取指模块)的仿真
4.2.3 pipelineeX(执行模块)的仿真
4.2.4 pipelinewb(回写模块)的仿真
4.2.5 uart(通用串行模块)的仿真
4.2.6 timecount(计时器/计数器模块)的仿真
4.2.7 wtdog(看门狗模块)的仿真
4.2.8 系统的仿真
4.3 FPGA硬件验证
4.3.1 约束及综合
4.3.2 测试程序的设计
4.3.3 实现
4.3.4 下载运行
第五章 总结
5.1 本课题的主要工作及创新点
5.2 进一步的工作
参考文献
致谢
本文编号：3876362
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