64位高性能浮点乘法器的设计优化

发布时间：2024-05-22 02:55

　　浮点乘法器结构复杂,逻辑计算延时较大,是影响高性能微处理器设计的瓶颈之一。更快更好的实现浮点乘法的逻辑计算,对提高处理器性能具有重要的意义。 半定制实现方式已经满足不了越来越高的主频要求,为了达到设计目标,在考虑性能和工作量基础上,本文采用核心模块——部分积压缩和部分积累加全定制设计,总体采用半定制方法实现浮点乘法器,在不过多增加开销的情况下,能够有效提高浮点乘法器的速度。 本文的研究成果主要有: 1.提出了一种改进的实现4-2压缩器的结构,用于本文的压缩结构,与以前的结构相比延时减少了大约27.5%; 2.全定制设计了4-2压缩器,其延时为0.11ns,与半定制实现的4-2压缩器延时0.18ns相比,延时减少了39%; 3.在分析并行加法器的组加法器位数与进位树产生延时的关系的基础上,采用136位全并行的设计方法全定制实现了该加法器,其延时为0.30ns,使部分积累加模块总延时减少了21.3%。 优化后的浮点乘法器在65nmCMOS工艺的典型(tt)情况下,性能由1.4GHz优化到1.8GHz,提高了大约30%。对浮点乘法器进行了后端物理设计,版图实现后为1.36GHz。

【文章页数】：84 页

【学位级别】：硕士

【部分图文】：

图2.1一般乘法器的结构

国防科学技术大学研究生院工程硕士学位论文第二章浮点乘法器结构二进制数格式的不同，分为定点乘法器和浮点乘数的范围比较窄，有效精度低。在要求精度高的是浮点运算成本高，运算时间长。点乘法是通过大量的加法将部分积进行压缩，得点运算一般都遵循IEEE-754浮点标准。IEEE-754....

图2.7线性阵列结构

线性阵列加法器由全加器和半加器组成，，速度较慢。另外，可以看出关键路径不只是一条优化压缩结构必须全部路径优化，如果只优化一结构为优化带来了难度。加法器（CSA）构成的并行阵列加法器结构[44]图图2.8并行阵列结构乘法器结构虽然面积比线性阵列乘法器大一些，

图2.8并行阵列结构

介绍乘法器的各种部分积压缩结构。阵列结构[44]如图2.7：图2.7线性阵列结构2.7可以看出，线性阵列加法器由全加器和半加器组成，同一级行结构，速度较慢。另外，可以看出关键路径不只是一条，图路径，优化压缩结构必须全部路径优化，如果只优化一条路径此这种结构为优化带来了难....

图2.9树型压缩结构

图2.9树型压缩结构型结构乘法器是在每一级尽可能多的用进位保留加法器，从而减少整个压缩网络的级数，提高乘法器压缩的速，连线复杂。列压缩结构虽然较树型压缩结构在速度上有所欠缺，但整。树型压缩结构由于权值的不同，连接复杂，占用大法器的设计要求，考虑面积和性能，决定压缩结构的选2.....

本文编号：3980293