提高NAND型闪存使用寿命的数字信号处理方法研究
发布时间：2025-03-30 05:27
随着工艺尺寸的不断降低以及每单元多级存储技术的应用,大容量NAND型闪存作为非易失性存储器广泛应用于消费电子产品、个人以及企业级计算机中。作为NAND型闪存的基本存储单元,浮栅晶体管在数据存储时会受到损耗。不断提高的器件集成度使损耗的程度大幅增加,导致NAND型闪存的使用寿命严重降低。不断恶化的使用寿命已成为限制NAND型闪存进一步发展的关键问题。本文以每单元两比特（Multi Level per Cell,MLC）的NAND型闪存为研究对象,利用闪存基本单元中数据内容与所受损耗的依赖关系以及物理页间错误率不均衡的物理特点,通过对存储数据进行数字信号处理来降低基本单元在使用中的平均损耗,并提高存储器对数据错误的容忍能力,从而提高闪存的使用寿命。论文主要研究内容与创新点如下:1.在降低闪存基本单元的平均损耗方面,本文提出一种以物理页为单位、不改变物理页内存储数据量大小的页内无损压缩存储方法。利用闪存基本单元中数据依赖的损耗特点,通过对页内数据数字信号无损压缩处理、对压缩后空余存储空间填充低损耗数据内容、变换压缩数据存储位置、以及改变物理地址等方法来降低闪存基本单元的平均损耗。同时,本文提出...
【文章页数】：148 页
【学位级别】：博士
【文章目录】：
摘要
ABSTRACT
缩略语对照
第一章 绪论
1.1 课题的研究背景
1.2 课题的研究内容与创新点
1.3 本章结构与安排
参考文献
第二章 闪存芯片的损耗产生机理与提高使用寿命的方法
2.1 引言
2.2 闪存的基本组成
2.3 基本单元损耗与对使用寿命的影响
2.4 写放大现象及对闪存使用寿命的影响
2.5 提高闪存使用寿命的方法
2.5.1 数据压缩方法
2.5.2 减少写放大方法
2.5.3 均衡擦写方法
2.5.4 纠错编码方法
本章小结
参考文献
第三章 基于页内无损压缩及位置变换的存储方法
3.1 引言
3.2 存储单元数据内容依赖的损耗特点
3.3 页内无损压缩存储方法
3.3.1 页内无损压缩存储方法
3.4 存储单元平均损耗模型
3.4.1 数据内容损耗因子
3.4.2 存储单元平均损耗数学模型
3.5 闪存芯片使用寿命模型
3.5.1 擦写均衡存储：存储芯片使用寿命下限
3.5.2 错误率均衡存储：存储芯片使用寿命上限
3.6 压缩数据位置变换的存储方法
3.6.1 低层页优先的位置变换
3.6.2 页间不交叠的位置变换
3.7 实验结果与分析
3.7.1 闪存芯片损耗因子与错误率因子测试
3.7.2 闪存芯片使用寿命的理论极限与仿真结果
3.7.3 无损压缩器/解压缩器的资源开销
3.7.4 读写延时的影响
本章小结
参考文献
第四章 基于损耗感知编码的存储方法
4.1 引言
4.2 闪存基本单元最优损耗模型
4.2.1 数学模型的建立
4.2.2 存储单元平均损耗降低的理论下限
4.3 基于损耗感知编码的存储方法
4.3.1 一个例子的启示
4.3.2 损耗感知编译码算法
4.4 加权损耗感知编译码算法
4.5 损耗感知编译码算法的电路实现
4.5.1 编码器电路结构设计
4.5.2 译码器电路结构设计
4.6 实验结果与分析
4.6.2 闪存单元平均损耗的改善
4.6.3 实现损耗感知编译的资源消耗
4.6.4 损耗感知编译码对闪存读写延时的影响
本章小结
参考文献
第五章 基于部分级联编码的存储方法
5.1 引言
5.2 页间均衡纠错编码存储
5.3 基于部分级联编码的存储方法
5.4 实验设计与结果分析
5.4.1 纠错码码率的选择
5.4.2 存储器使用寿命的提高与资源开销
5.4.3 对存储系统读写延时的影响
本章小结
参考文献
第六章 闪存中码率兼容的高速LDPC码译码器的研究与实现
6.1 引言
6.2 LDPC码的构造与编码
6.2.1 LDPC码的代数描述
6.2.2 LDPC码的校验矩阵
6.2.3 QC-LDPC码的编码
6.3 LDPC码译码算法
6.3.1 置信传播译码
6.3.2 对数域和积译码算法
6.3.3 最小和译码算法
6.3.4 分层迭代译码算法
6.4 闪存对LDPC译码器的要求
6.5 码率兼容的高速LDPC译码器实现结构
6.5.1 实现码率兼容的高速LDPC译码
6.5.2 信息传递重排的分层译码算法
6.6 MRLD译码器电路结构
6.6.1 信息处理模块结构
6.6.2 缓存模块的组成结构
6.7 MRLD译码器实现结果与分析
6.7.1 译码器的VLSI电路实现
6.7.2 译码器的ASIC实现结果与比较
本章小结
参考文献
第七章 全文总结
7.1 本论文的工作总结
7.2 进一步的研究工作与展望
攻读博士期间取得的学术成果
致谢
附件
本文编号：4038259
【文章页数】：148 页
【学位级别】：博士
【文章目录】：
摘要
ABSTRACT
缩略语对照
第一章 绪论
1.1 课题的研究背景
1.2 课题的研究内容与创新点
1.3 本章结构与安排
参考文献
第二章 闪存芯片的损耗产生机理与提高使用寿命的方法
2.1 引言
2.2 闪存的基本组成
2.3 基本单元损耗与对使用寿命的影响
2.4 写放大现象及对闪存使用寿命的影响
2.5 提高闪存使用寿命的方法
2.5.1 数据压缩方法
2.5.2 减少写放大方法
2.5.3 均衡擦写方法
2.5.4 纠错编码方法
本章小结
参考文献
第三章 基于页内无损压缩及位置变换的存储方法
3.1 引言
3.2 存储单元数据内容依赖的损耗特点
3.3 页内无损压缩存储方法
3.3.1 页内无损压缩存储方法
3.4 存储单元平均损耗模型
3.4.1 数据内容损耗因子
3.4.2 存储单元平均损耗数学模型
3.5 闪存芯片使用寿命模型
3.5.1 擦写均衡存储：存储芯片使用寿命下限
3.5.2 错误率均衡存储：存储芯片使用寿命上限
3.6 压缩数据位置变换的存储方法
3.6.1 低层页优先的位置变换
3.6.2 页间不交叠的位置变换
3.7 实验结果与分析
3.7.1 闪存芯片损耗因子与错误率因子测试
3.7.2 闪存芯片使用寿命的理论极限与仿真结果
3.7.3 无损压缩器/解压缩器的资源开销
3.7.4 读写延时的影响
本章小结
参考文献
第四章 基于损耗感知编码的存储方法
4.1 引言
4.2 闪存基本单元最优损耗模型
4.2.1 数学模型的建立
4.2.2 存储单元平均损耗降低的理论下限
4.3 基于损耗感知编码的存储方法
4.3.1 一个例子的启示
4.3.2 损耗感知编译码算法
4.4 加权损耗感知编译码算法
4.5 损耗感知编译码算法的电路实现
4.5.1 编码器电路结构设计
4.5.2 译码器电路结构设计
4.6 实验结果与分析
4.6.2 闪存单元平均损耗的改善
4.6.3 实现损耗感知编译的资源消耗
4.6.4 损耗感知编译码对闪存读写延时的影响
本章小结
参考文献
第五章 基于部分级联编码的存储方法
5.1 引言
5.2 页间均衡纠错编码存储
5.3 基于部分级联编码的存储方法
5.4 实验设计与结果分析
5.4.1 纠错码码率的选择
5.4.2 存储器使用寿命的提高与资源开销
5.4.3 对存储系统读写延时的影响
本章小结
参考文献
第六章 闪存中码率兼容的高速LDPC码译码器的研究与实现
6.1 引言
6.2 LDPC码的构造与编码
6.2.1 LDPC码的代数描述
6.2.2 LDPC码的校验矩阵
6.2.3 QC-LDPC码的编码
6.3 LDPC码译码算法
6.3.1 置信传播译码
6.3.2 对数域和积译码算法
6.3.3 最小和译码算法
6.3.4 分层迭代译码算法
6.4 闪存对LDPC译码器的要求
6.5 码率兼容的高速LDPC译码器实现结构
6.5.1 实现码率兼容的高速LDPC译码
6.5.2 信息传递重排的分层译码算法
6.6 MRLD译码器电路结构
6.6.1 信息处理模块结构
6.6.2 缓存模块的组成结构
6.7 MRLD译码器实现结果与分析
6.7.1 译码器的VLSI电路实现
6.7.2 译码器的ASIC实现结果与比较
本章小结
参考文献
第七章 全文总结
7.1 本论文的工作总结
7.2 进一步的研究工作与展望
攻读博士期间取得的学术成果
致谢
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