1.2GHz阵列存储体物理设计优化方法的研究与应用

发布时间：2017-07-26 17:34

  本文关键词：1.2GHz阵列存储体物理设计优化方法的研究与应用

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【摘要】：并行存储体作为有效提高访存效率的存储结构正被越来越多的设计所采用。但是,并行存储体具有硬宏单元众多,面积开销大等特点,出于整体性能和设计成本等方面考虑,要求其能在有限面积开销下完成物理设计,而这将导致硬宏单元阵列被紧密地排列在一起,引发局部拥塞,降低可布通性,并最终影响设计性能。针对上述问题,本文以1.2GHz YHFT-DX芯片的内核阵列存储体物理设计为背景,从避免长线和保证GHz设计目标实现两个方面入手,对集成电路物理设计流程进行了深入研究,设计了相关优化方法,并成功应用于阵列存储体物理设计。全文的主要内容如下:1.针对常规的硬宏单元布局规则对于高利用率SRAM阵列布局指导性不强的情况,本文设计了HS硬宏单元布局方法。实验结果证明,HS方法可在短时间内得到利用率高、全局布线长度短的硬宏单元布局方案,可操作性强。就单个BANK而言,在性能近似的情况下,基于HS方法的物理设计结果较常规方法得到的结果在版图面积上可压缩16%,总信号线长可缩短9%,有效减少了长线延时对实现GHz设计目标的影响。2.针对DC综合和DCT综合出的网表在版图布局布线资源有限的SRAM阵列物理设计中可布通性差、绕线严重的情况,本文设计了一种权衡面积和线长的网表优化方法EULR,通过分析版图实际情况来设计电路的具体实现结构,在最大程度上减少互连线数量以达到节省布线资源的目的。对3种方法得出网表的物理设计结果比较发现,基于EULR设计出的网表,总信号线长度较DC的信号线长度缩短了25%,较DCT的信号线长度缩短了2%,降低了绕线对GHz设计目标的影响。3.针对物理设计工具ICC在版图布局布线资源有限的SRAM阵列设计中,由于局部绕线导致路径延时不达标的情况,本文设计了一种基于力指向方法的可布通性驱动布局算法MARP,通过量化标准单元间的关联性来合理安排标准单元的布局位置,从而达到防止局部绕线、压缩局部互连线长、保证设计性能的目的。实验结果表明,基于MARP布局算法实现的BANK物理设计结果总信号线长为373,023?m,是ICC实现结果总信号线长的93.5%;关键路径延时比ICC布局的结果提升了0.02ns。4.将上述优化方法应用于阵列存储体的物理设计中。采用HS对SRAM阵列布局进行优化,采用EULR对SRAM阵列网表进行优化,采用MARP对SRAM阵列标准单元布局进行优化。在时钟树综合阶段,利用时钟正偏差解决了关键路径时序违反的问题。最后,通过静态时序分析工具Prime Time对设计结果进行时序分析,得出结论:基于上述优化方法得到的阵列存储体物理设计结果在典型工艺端角下达到了1.2GHz的设计目标。
【关键词】：物理设计 阵列存储体 纳米级工艺 吉赫兹 可布通性
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP333
【目录】：

• 摘要10-12
• ABSTRACT12-14
• 第一章 绪论14-23
• 1.1 相关背景研究14-17
• 1.1.1 传统物理设计流程14-15
• 1.1.2 纳米级GHz物理设计的挑战15-17
• 1.2 课题研究内容17-20
• 1.2.1 阵列存储体简介18-19
• 1.2.2 设计难点与挑战19-20
• 1.3 本文主要工作20-21
• 1.4 文章组织结构21-23
• 第二章 HS：一种高利用率的硬宏单元布局方法23-35
• 2.1 SRAM阵列组织结构23-24
• 2.2 SRAM阵列布局目标24
• 2.3 常规方法布局规划24-29
• 2.3.1 硬宏单元布局的基本规则24-25
• 2.3.2 基于常规方法的硬宏单元布局方案25-29
• 2.4 HS方法布局规划29-31
• 2.4.1 HS方法基本思想29-30
• 2.4.2 基于HS的硬宏单元布局方案30-31
• 2.5 两种方法布线结果比较31-34
• 2.6 本章小结34-35
• 第三章 EULR：一种权衡面积和线长的网表优化方法35-49
• 3.1 基于DCT综合问题描述35-37
• 3.1.1 DCT综合方法35-36
• 3.1.2 DCT综合结果36-37
• 3.1.3 问题与挑战37
• 3.2 EULR网表优化方法37-47
• 3.2.1 EULR的基本思想37-39
• 3.2.2 负载估算模型39-40
• 3.2.3 互连线长估算模型40-42
• 3.2.4 路径优化策略42-44
• 3.2.5 设计实现44-47
• 3.3 三种网表布线结果比较47-48
• 3.4 本章小结48-49
• 第四章 MARP：一种可布通性驱动的布局算法49-60
• 4.1 基于力指向的可布通性布局概述49-51
• 4.2 MARP可布通性布局算法51-57
• 4.2.1 力指向方法存在的问题52
• 4.2.2 MARP算法基本思想52-55
• 4.2.3 实例推演55-57
• 4.3 MARP算法在BANK中的应用57-58
• 4.3.1 算法参数设置说明57
• 4.3.2 算法实现结果57-58
• 4.4 两种布局器布线结果比较58-59
• 4.5 本章小结59-60
• 第五章 基于优化方法的阵列存储体物理设计60-73
• 5.1 基于HS的布图优化60-61
• 5.2 基于EULR的网表优化61-62
• 5.3 基于MARP的布局优化62-63
• 5.4 阵列存储体时钟树设计63-71
• 5.4.1 时钟结构特点63-65
• 5.4.2 时钟树设计思想65-67
• 5.4.3 全局时钟互连优化策略67-68
• 5.4.4 时钟树实现68-70
• 5.4.5 时钟树性能分析70-71
• 5.5 阵列存储体静态时序分析71-72
• 5.6 本章小结72-73
• 第六章 结束语73-75
• 6.1 全文工作总结73-74
• 6.2 需要进一步完善的工作74-75
• 致谢75-77
• 参考文献77-80
• 作者在学期间参与的项目和取得的学术成果80

【共引文献】

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1 洪先龙,朱祺,经彤,王垠,杨e，

本文编号：577576