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16位高性能CPU的Cache设计

发布时间:2017-09-05 02:42

  本文关键词:16位高性能CPU的Cache设计


  更多相关文章: Cache 16位CPU 直接映射 非定长指令 Verilog硬件描述语言


【摘要】:随着微电子、半导体制造及计算机技术的发展,中央处理单元与主存储器的性能在不断的提升,,而主存储器速度的提升落后于中央处理单元处理速度的提高,这一差距的不断增大影响了微处理器整体性能。高速缓冲存储器(Cache)技术是为了解决这一速度匹配问题而采用的一项关键技术,本文基于此进行Cache研究。 课题设计的指令Cache系统是基于大唐微电子技术有限公司自主研发的16位高性能CPU内核DMT251,设计实现了指令Cache系统来优化DMT251内核的性能。该内核采用三级流水线结构,指令集功能强大,主要处理16位指令,可兼容处理8位、24位、32位指令,适用于各种智能卡应用。与处理定长指令CPU的Cache不同,DMT251可处理非定长指令,因而在Cache设计中导致了边界问题,这是本课题的设计难点与关键技术。 论文首先回顾了Cache技术的发展历程,综述了Cache技术研究现状,总结了Cache技术的重要变革和关键创新,详尽介绍了Cache原理,同时说明了研究使用的IC设计方法与流程。本文使用4KB指令Cache容量、选择直接映射方式完成地址映射,完成了指令Cache的结构划分、工作流程设计、地址映射流程及Cache状态机等设计。课题采用自顶向下的IC设计方法,使用Verilog硬件描述语言编写完成指令Cache功能的RTL级代码。使用从flash直接取指令的方式解决非定长指令导致的边界问题。 本文对设计实现的指令Cache在模块级和系统级进行了仿真验证,从仿真波形中表明了指令Cache系统达到了设计的功能要求。论文还从理论性能计算和仿真验证对比分析了Cache、Ibuf和从flash直接取指令三种方式的表现,结果表明指令Cache在CPU长时间运行程序时对系统性能有明显的改善,设计的指令Cache达到了课题的预期目的。
【关键词】:Cache 16位CPU 直接映射 非定长指令 Verilog硬件描述语言
【学位授予单位】:中国地质大学(北京)
【学位级别】:硕士
【学位授予年份】:2014
【分类号】:TP332
【目录】:
  • 摘要5-6
  • Abstract6-9
  • 第1章 引言9-12
  • 1.1 课题研究背景、目的及意义9-10
  • 1.2 课题研究内容、方法及预期结果10
  • 1.3 课题主要工作10
  • 1.4 论文章节安排10-12
  • 第2章 Cache 技术研究与发展综述12-20
  • 2.1 Cache 技术发展历程12-13
  • 2.2 Cache 技术综述13-19
  • 2.2.1 早期 Cache 技术14-15
  • 2.2.2 单核多级 Cache 技术15-16
  • 2.2.3 多核多级 Cache 技术16-19
  • 2.3 本章小结19-20
  • 第3章 Cache 技术原理20-32
  • 3.1 Cache 原理20-29
  • 3.1.1 Cache 基本结构20
  • 3.1.2 Cache 工作原理20
  • 3.1.3 Cache 映射方式20-27
  • 3.1.4 Cache 替换算法27-28
  • 3.1.5 Cache 读写策略28-29
  • 3.2 Cache 性能介绍29-30
  • 3.2.1 处理器性能29
  • 3.2.2 Cache 性能29-30
  • 3.3 Cache 优化方法30-31
  • 3.4 本章小结31-32
  • 第4章 IC 设计方法32-35
  • 4.1 ASIC 设计32-34
  • 4.2 FPGA 设计34
  • 4.3 本章小结34-35
  • 第5章 16 位 CPU 的 Cache 设计与实现35-50
  • 5.1 DMT251 内核简介35-36
  • 5.2 指令 Cache 设计与实现36-48
  • 5.2.1 Cache 系统框图及说明36-37
  • 5.2.2 Cache 结构设计37-39
  • 5.2.3 Cache 工作流程39-40
  • 5.2.4 Cache 设计指标及地址映射方式40-43
  • 5.2.5 Cache 系统状态机设计43-46
  • 5.2.6 Cache 系统功能时序46-48
  • 5.3 本章小结48-50
  • 第6章 仿真验证与性能分析50-61
  • 6.1 功能仿真验证51-55
  • 6.2 理论性能分析55-57
  • 6.3 性能仿真验证对比57-60
  • 6.4 本章小结60-61
  • 第7章 总结与展望61-62
  • 致谢62-63
  • 参考文献63-66
  • 附录66-80

【参考文献】

中国期刊全文数据库 前9条

1 徐文苑;武晓岛;谢学军;;透过专利看微处理器的技术发展(九)——多核处理器中Cache专利技术分析[J];中国集成电路;2009年09期

2 李浩;谢伦国;;片上多处理器末级Cache优化技术研究[J];计算机研究与发展;2012年S1期

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4 徐卫志;宋风龙;刘志勇;范东睿;余磊;张帅;;众核处理器片上同步机制和评估方法研究[J];计算机学报;2010年10期

5 吴俊杰;杨学军;;非一致Cache体系结构技术综述[J];计算机工程与科学;2011年02期

6 包尔固德;李伟生;范东睿;杨扬;马啸宇;;Godson-T众核体系结构上的Broadcast性能优化[J];计算机研究与发展;2010年03期

7 韩立敏;安建峰;高德远;樊晓桠;任向隆;;众核处理器cache一致性研究综述[J];计算机应用研究;2012年11期

8 武晓岛;于鹏;谢学军;;透过专利看微处理器的技术发展(二)——Cache专利布局[J];中国集成电路;2009年02期

9 武杨;;高速缓冲存储器Cache设计的关键技术分析[J];中国科技信息;2006年07期



本文编号:795361

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