DDR3-SDRAM控制器设计及FPGA实现

发布时间：2017-10-02 18:16

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【摘要】：针对自适应接收机中高速A/D采样数据对高带宽和大容量的需求,提出一种DDR3控制器设计方案。采用在MIG IP核的基础上添加用户接口控制程序的设计方法,利用ZC706评估板实现了DDR3的读写控制。设计方案具有较高的可移植性和简单的用户接口,可以灵活地应用到不同的工程中。仿真和板级测试表明,DDR3可在800 MHz的接口频率工作,传输速度可达1 600 MT/s,验证了系统的可行性和正确性,其将有助于解决海量数据的高速缓存问题。
【作者单位】： 西南科技大学信息工程学院;特殊环境机器人技术四川省重点实验室;
【关键词】： 存储器 控制器 FPGA 高带宽 大容量 用户接口 数据模块 模数转换
【基金】：国防基础科研计划基金资助项目(编号:B3120133002)
【分类号】：TP333
【正文快照】： 0引言当前,在诸多通信芯片和系统的研发中,经常用到各种大容量、高速读写存储器件。同步动态随机存储器(synchronous dynamic random access memory,SDRAM)以其价格低、速度快、容量大等特点,广受开发者的青睐[1]。其中,DDR2和DDR3发展成熟、应用广泛。DDR3在DDR2的基础上有了

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本文编号：961102