32位微处理器一级指令Cache中SRAM的设计

发布时间：2017-10-05 08:18

  本文关键词：32位微处理器一级指令Cache中SRAM的设计

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【摘要】：随着处理器(Central Processing Unit, CPU)集成规模的不断增大,基于静态随机存储器(Static Random Access Memory, SRAM)技术的高速缓存(cache)的容量也在快速增加,其在片上系统(System on Chip, SoC)中的面积比重更是逐年增大,因而cache性能的优劣会对CPU的性能产生重要影响。高速缓存的基本作用是平滑CPU和主存储器的速度差异,而为了获得足够快的访问速度,通常使用SRAM技术对cache进行设计,所以定制关键路径上的高速低功耗SRAM对于改善CPU的性能是十分有利的。本文通过研究SRAM的结构和工作原理,并根据一级(L1)指令(instruction) cache中SRAM的性能要求完成Data SRAM、Tag SRAM和Status SRAM的全定制设计。首先通过分析SRAM存储单元的读操作过程和写操作过程得到单元中各类晶体管尺寸的限定条件,并给出本文所用存储单元的设计参数。为了缩短字线脉冲的宽度,减少SRAM位线的读写功耗,同时消除版图设计中金属连线延迟对字线脉冲宽度的影响,本文在Data SRAM中使用自定时技术来控制字线脉冲的宽度进而完成对存储单元的读写操作。接着,本论文详细介绍了一种可以提高Data SRAM速度和降低读操作功耗的新颖锁存型灵敏放大器(Sense Amplifier, SA)以及一种将高位地址和低位地址分别进行动态比较从而可以有效加快Tag比较速度的np-CMOS逻辑动态比较电路。随后介绍了L1指令cache中SRAM各功能模块的结构化设计方法,并按照SRAM的整体布局完成版图设计。最后通过对SRAM进行全局模拟仿真来验证SRAM读写操作的功能正确性和时序符合性。本课题设计的Data SRAM、Tag SRAM和Status SRAM的容量分别为32KB、3KB和128B。在1.0V电源电压下,基于TSMC 65nm工艺的仿真结果显示,Tag SRAM、Status SRAM以及Data SRAM在worst条件下的数据读写延迟时间最长为0.479ns,满足小于0.5ns的设计要求。此外,仿真结果表明本文设计的SRAM的最高工作频率可达1.33GHz,与设计指标要求的1GHz相比,速度提升30%以上。从SRAM功耗仿真结果可知,Data SRAM的读写功耗为14.67mW,满足小于20mW的设计要求；Tag SRAM和Status SRAM的整体读写功耗为48.64mW,同样满足小于50mW的设计指标要求。
【关键词】：处理器 Cache SRAM 自定时技术 灵敏放大器 Tag比较器
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP333
【目录】：

• 摘要4-5
• Abstract5-10
• 第1章 绪论10-16
• 1.1 课题背景与意义10-11
• 1.2 国内外研究现状11-13
• 1.2.1 国外研究现状11-12
• 1.2.2 国内研究现状12-13
• 1.3 研究内容与设计指标13-15
• 1.3.1 研究内容13-14
• 1.3.2 设计指标14-15
• 1.4 论文组织15-16
• 第2章 cache及SRAM设计概述16-26
• 2.1 cache基本知识16-20
• 2.1.1 存储器的层次结构16-17
• 2.1.2 cache存储器的原理17-19
• 2.1.3 cache的替换策略19-20
• 2.2 SRAM概述20-25
• 2.2.1 SRAM的基本结构20-21
• 2.2.2 SRAM的存储单元21-24
• 2.2.3 SRAM的工作原理24-25
• 2.3 本章小结25-26
• 第3章 L1指令cache中SRAM的电路设计26-56
• 3.1 SRAM存储单元的设计26-30
• 3.2 SRAM布局及存储阵列的设计30-33
• 3.2.1 Tag SRAM布局及存储阵列的设计30-31
• 3.2.2 Status SRAM布局及存储阵列的设计31-32
• 3.2.3 Data SRAM布局及存储阵列的设计32-33
• 3.3 译码电路的设计33-37
• 3.3.1 Data SRAM译码电路的设计34-36
• 3.3.2 Tag/Status SRAM译码电路的设计36-37
• 3.4 位线预充电路的设计37-38
• 3.4.1 预充机制37-38
• 3.4.2 预充电路的设计38
• 3.5 Tag比较器的设计38-44
• 3.5.1 比较器设计技术38-40
• 3.5.2 比较器电路的设计40-44
• 3.6 灵敏放大器的设计44-49
• 3.6.1 电路分析与设计44-47
• 3.6.2 模拟结果47-49
• 3.7 自定时电路的设计49-54
• 3.8 输出判断逻辑电路的设计54-55
• 3.9 本章小结55-56
• 第4章 L1指令cache中SRAM版图的设计56-66
• 4.1 版图设计流程56
• 4.2 SRAM版图布局布线策略56-58
• 4.3 SRAM结构化版图设计58-65
• 4.3.1 存储单元的版图设计58
• 4.3.2 译码电路的版图设计58-61
• 4.3.3 Tag比较器的版图设计61-62
• 4.3.4 灵敏放大器的版图设计62-63
• 4.3.5 输出判断逻辑电路的版图设计63-64
• 4.3.6 SRAM整体版图效果64-65
• 4.4 本章小结65-66
• 第5章 验证及结果分析66-76
• 5.1 SRAM功能仿真66-69
• 5.1.1 Tag SRAM的电路仿真66-67
• 5.1.2 Tag SRAM和Status SRAM的整体电路仿真67-68
• 5.1.3 Data SRAM的电路仿真68-69
• 5.2 SRAM时序仿真69-72
• 5.2.1 Tag SRAM的版图仿真70-71
• 5.2.2 Tag SRAM和Status SRAM的版图仿真71
• 5.2.3 Data SRAM的版图仿真71-72
• 5.3 SRAM功耗测试及拉偏仿真72-75
• 5.3.1 SRAM功耗测试72-73
• 5.3.2 SRAM拉偏仿真73-75
• 5.4 本章小结75-76
• 第6章 总结与展望76-78
• 6.1 总结76
• 6.2 展望76-78
• 参考文献78-82
• 致谢82-84
• 攻读硕士学位期间发表的论文84

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本文编号：975726