基于FPGA的宽带多通道信号发生器研制
发布时间：2021-01-04 01:09
随着现代技术的发展,雷达的功能不断强大,在国防和民用生活领域扮演着至关重要的角色。现代雷达功能的复杂化需要信号的频率、带宽、调制类型以及捷变速度等性能上的大幅提升,信号的波形种类趋于任意化。高性能任意信号发生器不仅可以产生低噪声、低抖动和预加重的宽带多通道射频信号,而且能够复现真实的、无失真的实际信号,在现代雷达系统研制与测试流程中极其重要。本文针对宽带多通道信号发生器的系统架构进行分析研究,确定采用上位机结合FPGA以及高速DAC的设计架构。由于上位机开发具有高度的灵活性,通过数学建模工具能够产生任意波形的基带信号;然后利用FPGA实现基带信号的高速数字上变频处理;最后由高速DAC进行可选择的第二级数字上变频处理并完成数模转换,实现目标模拟信号的输出。文章首先介绍宽带多通道信号发生器的原理,包括直接数字信号合成技术以及数字上变频原理,根据现代化雷达对信号的需求,设计系统的实现方案。其次阐述基于FPGA的宽带多通道信号发生器的实现过程,详细叙述基于DDR3的乒乓存储结构设计,实现缓存上位机发送来的基带信号。重点说明第一级高速数字上变频的实现结构,包括抗混叠滤波器以及并行数控振荡器等结构...
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：81 页
【学位级别】：硕士
【部分图文】：
AV1450前面板
图3.3 DDR3 芯片结构框图下面对 DDR3 存储器的主要相关术语以及关键参数进行介绍，方便理解 DDR3的工作原理。1) 激活操作：行激活过程为 Bank 地址连同行地址一并发出，列地址与读/写操作同时发出的过程，称为“读/写命令”；规定从行激活开始到“读/写命令”发出所需的时间称为tRCD。2) 预充电：一次读写完成后，若需要操作当前 Bank 内其它行，那么先关闭原来的工作行，然后操作新行的过程。3) 刷新：因为 DDR3 存储单元中电容能够保持稳定状态的时间为 64ms，所以有必要周期性的对数据重新写入以保证数据状态的正确性，刷新速度＝64ms /行数。4) ZQCL：上电初始化后，ZQCL 会唤醒 DDR3 芯片内的校准机制，校准值将映射为输出驱动以及 ODT 阻值。5) ZQCS：周期性的校准操作，校准时间相比于 ZQCL 更短，根据检测的温度
地址个数不能超前有效数据的个数，即 UI_addr 要小于或等于 WR_cnt，否则 DDR3内存某些地址存储的数据出现重复现象，造成其它有效数据丢失。图3.12 写数据时序仿真图3.13 读数据时序仿真上图为 DDR3 SDRAM 读数据时序仿真，整个过程由用户提供的 Rd_mode 信号上升沿作为触发条件，UI_cmd 信号由 3’b000 变为 3’b001，指示 MIG IP 核切换到读操作模式。与写数据类似，由于突发读模式，所以地址按照 8 的间隔依次增加，当
【参考文献】：
期刊论文
[1]基于FPGA的DDS信号发生器的设计与实现[J]. 崔永俊,王晋伟,贾磊,杨兵. 电子器件. 2016(02)
[2]基于FPGA的PCI Express 3.0高速DMA控制器设计[J]. 业青青,刁节涛,李楠,孙兆林. 数字技术与应用. 2015(08)
[3]基于JESD204协议的高速串行采集系统[J]. 冉焱,席鹏飞. 电子科技. 2015(05)
[4]基于FPGA的DDR3 SDRAM控制器设计及实现[J]. 张刚,贾建超,赵龙. 电子科技. 2014(01)
[5]基于FPGA的高速DUC设计与高效实现[J]. 张海峰,赵爱玲. 电讯技术. 2012(07)
[6]基于并行NCO的宽带数字下变频器[J]. 廉昕,姜坤,王元钦,许可. 电子测量技术. 2012(07)
[7]VPX总线的技术规范及应用[J]. 郑东卫,陈矛,罗丁利. 火控雷达技术. 2009(04)
[8]DDS中几种关键的ROM压缩方法[J]. 孟玉洁,贾怀义,陶成. 天津通信技术. 2004(01)
博士论文
[1]宽带雷达信号产生与处理技术研究[D]. 万永伦.电子科技大学 2007
硕士论文
[1]基于AD9957的任意波形发生器的设计与实现[D]. 马稳.西安电子科技大学 2015
[2]宽带数字接收机信号处理平台设计[D]. 田充足.西安电子科技大学 2015
[3]基于射频采样的多通道数据采集设计与实现[D]. 许士杰.西安电子科技大学 2015
[4]基于FPGA的DDR3控制器IP设计与验证[D]. 杨军.南昌航空大学 2015
[5]宽带雷达数字化波形产生技术研究[D]. 陈建康.西安电子科技大学 2013
[6]基于FPGA的DDR3控制器设计与验证[D]. 孟晓东.国防科学技术大学 2012
[7]全数字宽带雷达信号产生技术研究[D]. 薛备.国防科学技术大学 2011
[8]MIMO发射系统中基于System Generator的数字中频系统的设计[D]. 胡玲.武汉理工大学 2010
[9]汽车倒车雷达预警系统研究[D]. 吴妍.武汉理工大学 2007
本文编号：2955844
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：81 页
【学位级别】：硕士
【部分图文】：
AV1450前面板
图3.3 DDR3 芯片结构框图下面对 DDR3 存储器的主要相关术语以及关键参数进行介绍，方便理解 DDR3的工作原理。1) 激活操作：行激活过程为 Bank 地址连同行地址一并发出，列地址与读/写操作同时发出的过程，称为“读/写命令”；规定从行激活开始到“读/写命令”发出所需的时间称为tRCD。2) 预充电：一次读写完成后，若需要操作当前 Bank 内其它行，那么先关闭原来的工作行，然后操作新行的过程。3) 刷新：因为 DDR3 存储单元中电容能够保持稳定状态的时间为 64ms，所以有必要周期性的对数据重新写入以保证数据状态的正确性，刷新速度＝64ms /行数。4) ZQCL：上电初始化后，ZQCL 会唤醒 DDR3 芯片内的校准机制，校准值将映射为输出驱动以及 ODT 阻值。5) ZQCS：周期性的校准操作，校准时间相比于 ZQCL 更短，根据检测的温度
地址个数不能超前有效数据的个数，即 UI_addr 要小于或等于 WR_cnt，否则 DDR3内存某些地址存储的数据出现重复现象，造成其它有效数据丢失。图3.12 写数据时序仿真图3.13 读数据时序仿真上图为 DDR3 SDRAM 读数据时序仿真，整个过程由用户提供的 Rd_mode 信号上升沿作为触发条件，UI_cmd 信号由 3’b000 变为 3’b001，指示 MIG IP 核切换到读操作模式。与写数据类似，由于突发读模式，所以地址按照 8 的间隔依次增加，当
【参考文献】：
期刊论文
[1]基于FPGA的DDS信号发生器的设计与实现[J]. 崔永俊,王晋伟,贾磊,杨兵. 电子器件. 2016(02)
[2]基于FPGA的PCI Express 3.0高速DMA控制器设计[J]. 业青青,刁节涛,李楠,孙兆林. 数字技术与应用. 2015(08)
[3]基于JESD204协议的高速串行采集系统[J]. 冉焱,席鹏飞. 电子科技. 2015(05)
[4]基于FPGA的DDR3 SDRAM控制器设计及实现[J]. 张刚,贾建超,赵龙. 电子科技. 2014(01)
[5]基于FPGA的高速DUC设计与高效实现[J]. 张海峰,赵爱玲. 电讯技术. 2012(07)
[6]基于并行NCO的宽带数字下变频器[J]. 廉昕,姜坤,王元钦,许可. 电子测量技术. 2012(07)
[7]VPX总线的技术规范及应用[J]. 郑东卫,陈矛,罗丁利. 火控雷达技术. 2009(04)
[8]DDS中几种关键的ROM压缩方法[J]. 孟玉洁,贾怀义,陶成. 天津通信技术. 2004(01)
博士论文
[1]宽带雷达信号产生与处理技术研究[D]. 万永伦.电子科技大学 2007
硕士论文
[1]基于AD9957的任意波形发生器的设计与实现[D]. 马稳.西安电子科技大学 2015
[2]宽带数字接收机信号处理平台设计[D]. 田充足.西安电子科技大学 2015
[3]基于射频采样的多通道数据采集设计与实现[D]. 许士杰.西安电子科技大学 2015
[4]基于FPGA的DDR3控制器IP设计与验证[D]. 杨军.南昌航空大学 2015
[5]宽带雷达数字化波形产生技术研究[D]. 陈建康.西安电子科技大学 2013
[6]基于FPGA的DDR3控制器设计与验证[D]. 孟晓东.国防科学技术大学 2012
[7]全数字宽带雷达信号产生技术研究[D]. 薛备.国防科学技术大学 2011
[8]MIMO发射系统中基于System Generator的数字中频系统的设计[D]. 胡玲.武汉理工大学 2010
[9]汽车倒车雷达预警系统研究[D]. 吴妍.武汉理工大学 2007
本文编号：2955844
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